JPS6031268A - Ｍｉｓ型半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は半導体記憶装置にかかり１％に記憶機能を有
する半導体装置の記憶容餉部及び記憶容量部間の絶縁部
の構成に関するものである。

絶縁ゲート型電界効果トランジスタを用いた記憶装置と
して今日最も広く用いられているものは一個のトランジ
スタ及びそれに隣接して設けられた容量とによって構成
された謂ゆる″１トランジスタ型”記憶装置である。本
記憶装置に於てはトランジスタのゲートはワード線に接
続され、ソース、ドレイン拡散層の一方はディジット線
に接続され、１容量ゲート下に蓄積された電荷の有無が
反転情報に対応する。

１トランジスタ型の記憶装置としてＭＩＳ型電界効果ト
ランジスタを用いた場合、電荷蓄積部の容量ＣｓはＣｓ
＝ε８／ｌで与えられる。ここでεは絶縁膜の誘電率、
Ｓは容量部の電接面ｆＩｉ１．【は絶縁膜の膜厚である
。

近年、半導体装置の集積化の進展に伴い、素子の微細化
が要請されている。１トランジスタ型記憶装置の微細化
に於ては、情報判定の芥易さ、放射線への耐性変維持す
るためにＣｓの値の減少は極力避けねばならない。この
ため、従来技術に於ては絶縁膜の膜厚を薄くすることに
よってＣ８の低下を抑えていたが、この方法も薄膜化に
伴うピンホール密度の増加、或いは耐圧の低下等のため
に必ずしも充分な方法とは言えなかった。

本発明は半導体基板内に溝を形成し、該溝を記憶セルの
容量部間の絶縁に使用し、更に、前記溝の側面部を容量
として利用することにより、素子間寸法の縮少とＣｓの
増加を同時に行おうとするものである。本発明は近年、
開発された半導体素子の尚形成による素子間絶縁法に本
発明で新たに考案された工夫を導入することにより、前
記効果が実現可能となったものである。記憶セルの容量
部間の絶縁部分は通常容量電極によって被われているこ
とが多い。

容量ｔｉｎを接地した状態で使用ずれは絶縁部の基板濃
度を充分に高めることにより絶縁部の絶縁膜厚が薄くて
も寄生トランジスタがＯＮ　Ｌ漏洩電流が流れることを
防止することができる。この場合容量電極下に反転層が
形成される様にするため、基板表面には基板と反対導電
型の不純物を導入し、を円値電圧を低下することが必を
である。本発明では、溝側面に基板と反対導電型の不純
物を拡散することにより溝側面での反転層形成を可能な
らしめ、　Ｃ８の増大に寄与する様に工夫されている。

次に、図面を用いて本発明の実施例について説明する。

本実施例ではｎチャンネル型シリコングー、）ＦＥＴを
用いた半導体装置について説明する。

第１図に於て、ｐ型シリコン基［１上には通常の選択酸
化法により、記憶セルの容邪部間絶縁部となるべき部分
以外の素子間絶縁領域には厚いフィールド酸化膜２がが
形成されている。次に％第２図に示す様に基板上に酸化
膜３を形成した後、全面にフォトレジスト４を被着し、
；１１＋當の丸部）’Ｃ或いは電子ビーム露光によシセ
ル部の答用部間の領域となるべき部分の前記フォトレジ
スト４に開口を形成する。前記酸化膜３はフォトレゾス
ト４と基板との密着性を保つために使用するものである
。

次に、第３図に示す様に、リアクティブイオンエツチン
グにより基板中に溝を形成する。エツチングに用いるガ
スとしてはＣＣｌ４．ＣＣｌ３Ｆ、ＣＣｌ２Ｆ２などク
ロロカーボン系ガスを用いるのが良い。

プラズマを誘起するための高囚波電力の周波数が１３、
５６　ＭＨｚである場合、圧力は１〜１０Ｐａ程度が適
当である。シリコン基板のエツチング速度は電力に依存
するが０．１〜１．ＯＷ／Ｃｎｉ程度の電力の場合５０
０〜２０００　Ｘ／分程度のエツチング速度が得られる
。深い溝を形成する場合には、フォトレジストとクリコ
ンとのエツチング速度の選択比が充分得られないため、
前記酸化膜を気相成長の厚い酸化膜としエツチングに於
るスペーサーとして使用することも可能である。この場
合には、前記酸化膜のエツチングにｉｊ　ＣＦ４　＋Ｈ
２系のりアクティブイオンエツチングを用いるのが適当
である。

次に、第４図に示す様に、フォトレジスト４を残したま
まの状態で、口型不純物５をイオン注入し、溝底部にｐ
型不純物拡散層６を形成する。不純物としてボロンを使
用した場合、エネルギは５０〜１５０ＫｅＶ、注入量は
１０１３〜ｌ　Ｏ”／ｃｒｌ程度が適当である。次に、
第５図に示す様にフォトレジスト４を除去し、全面にｎ
型不純物をドープした酸化膜７を形成する。不純物とし
てリンを用いた場合、形成温度４００〜５００℃にて、
ＰＨ３／８ｊＨ４の混合比数多の条件で２０００〜３０
００にの膜厚９リンドーグ酸化膜を気相成長法で成長し
、９００〜１０００℃の温度で拡散を行うことにより第
６図に示した様に表面濃度が１０１８／ｍ程度のｎ型拡
散層８を得ることができる。溝部以外のシリコン基板表
面は酸化膜で被われているため、ｎ型不純物は拡散され
ない。次に、第７図に示す様に、ｎ型不純物をドープさ
れた酸化膜７をエツチングにより除去し、新たに絶縁膜
９を形成した後、フォトレジスト１０によるパターンを
形成し、容鄭部となるべきシリコン基板表面に選択的に
口型不純物１１をイオン注入し、ｎ型不純物層１２を形
成する。不純物として砒素を用いた場合、注入量は１０
１２〜１０１３／ｃｒ１１エネルギは５０〜１５０１（
ｅＶ程度が適当である。溝底部にはｎ型不純物が２回拡
散されるが、素子間絶縁を充分に保つため、第４図にて
示したイオン注入の注入量はｎ型不純物導入量を上回る
値に設定しておく必要がある。

次にｍ　８　＋＝に示した様に、全面に多結晶シリコン
１３を被着し、溝内部に埋め込む。溝幅が１μｍ１　溝
深さが２μｍ程度の場合、多結晶シリコン１３の厚さは
１μｍ程度以上必要である。

前記多結晶シリコン１３は梼電性不純物があらかじめド
ープされていても良いし、被着後熱拡散法により導電性
不Ｊｔｌ物をドーグしても良い。

次にｂ　ＣＦＪ系ガスを用いた通常のグ２ズマエッチン
グにより第９図に示した様に、多結晶シリコン１３ｉエ
ツチングし、溝内の部分のみ残す。

次にｓ　ｆＡＬ　ｔ　ｏ図に示す柿に、多結晶シリコン
１４を被着し、フォトエツチング工程により容量電極及
びゲート電極を形成する。本実雄側では。

一層の多結晶シリコンを使用したが、２ｊ＠の多結晶シ
リコンを用い、容量電極とゲート電極を別々に形成し容
楚電極上にゲート電極全オーバーラツプさせ容逍都とス
イッチングトランジスタのチャンネル領域とを直結させ
た構造すなわち間のソース、ドレインの一方を省略した
構造も可能である。次に、第１１図に示す様に□型不純
物１５たとえば砒素をイオン注入し、ソース及びドレイ
ン拡散層１６雀形成する。注入量は１０１５〜１ｏ１６
／ｃｄｌ、また、エネルギは５０〜１５０ＫｅＶ程度が
適当である。

次に、第１２図に示す様に、酸化或いは気相成長法によ
り多結晶シリコン表面を絶縁膜で被覆し。

フォトエツチング工程によりコンタクト開口を形成し、
次に、余端を被着し、更にフォトエツチング工程により
電彬配線層を形成し、集子を完成できる。

本発明を適用した場合の記憶セルの平面パターンの例を
第１３図に示す。図中右上シの斜雅部で示した魚の管状
の部分が爵部２ｏのパターンであり、セル容量部２１の
側面のうち３面を容量として使用できるため、Ｃ５は著
しく増加する。この第１３図で０−Ｏ−０−Ｑで矩形に
囲まｉｔがり右上シの斜線で示したところがゲート電極
２２であシ、このゲート電極２２ｉＩ中央のチャンネル
領域２３上にゲート絶ｗ　＋ｉｂ　＊介して設けられ両
側（図面で上下側）はフィールド絶縁膜（右下り斜線）
２４上を一部延在している。容邪電給３０はその左右の
縁線２８　、２９　（ｏ　−ｏ−ｏ−ｏのｌ１Ｉｉｌ）
の間りの間の全体に設けられている（図面が煩雑になる
ので斜線は示していない）。Ｎ型のビット拡散７１２５
が延在しこれとチャンネル領域２３との間の部分がトラ
ンジスタのＮ型のソース、ドレインの一方の領域２６と
なり、チャンネル領域２３と容量部２１との間にはＮ型
のソース、ドレイン領域の他方の領域２７が設けられて
いる。この他方の領域２７は、ゲート電接２２と容量電
極３０とを絶縁膜ゲ介して重畳させる構造分用いれば、
省略することができる。そして上層としてアルミニウム
からなるワード線３１がピット線２５と直角に延在しゲ
ート電極２２とコンタクト孔３２全通して接続される。

このコンタクト孔３１社第１３図ではチャンネル領域上
に設けられているが、勿論フィールド絶縁膜上の部分に
設けてもよい。尚１ｍ１３図では図面が煩雑になるので
１本のワード線のみを図示しているがこれに平行に複数
のワード線が設けられそれぞれのゲート電極にコンタク
ト孔を介して接続するものであることは当然である。

第１４図には容量部が５μｍＸ５μｍの場合について、
溝の深さとセル容量の関係を示す。容弊間の分離を通常
の半導体基板に押設するフィールド酸化膜の絶縁分離法
で行った場合には、フィールド絶縁膜の横方向への食い
込みがあるため、セルの容量は更に減少する。一方。

本発明を適用した場合には、上配食い込み分による容量
部の面積減少は防止できる。溝の深さを２μｍとした場
合、　Ｃｓは従来法の約３倍の値が得られ、平面上のパ
ターンの面積が縮少されてもＣｓとして極めて大きな値
が得られる。第１５図の構造を用いて素子間の漏洩電流
音測定した結果を第１６図にかす。洛幅１μｍ程度の場
合、容量電極の電位を接地すれば漏洩電流の値としては
実用上問題の無い値であると言える。

【図面の簡単な説明】

１１１図乃至第１２図は本発明の詳細な説明するための
断面図である。第１３図は本発明の実施例の平面図であ
る。第１４図は本発明の効果を示す図である。第１５図
は本発明におけるセル間のｈ洩電流を泗定するための実
験＠慣の断面図であり、第１６図は第１５図によって得
られたデータを示す図である。 図に於て、 ｌ・・・・・・シリコン基板、２・・・・・・フィール
ド酸化膜、３・・・・・・酸化膜、４・・・・・・フォ
トレジスト、５・・・・・・ｎ型不純物イオン、６・・
・・・・ｐ型拡散層、７・・・・・・ｎ型不純物ドープ
酸化膜、８・・・・・・ｎ型拡散層、９・・・・・・絶
縁膜、１０・・・・・・フォトレジスト、１１・・・・
・・ｎ３Ｊｌ不純物イオン、１２・・・・・・ｎ型拡散
層、１３・・・・・・多結晶シリコン、１４・・・・・
・多結晶シリコン、１５・・・・・・ｎ型不純物イオン
、１６・・・・・・ｎ型拡散層、１７・・・・・・金属
配線、２０・・・・・・溝部、２１・・・・・・セル容
量部、２２・・・・・・ゲート電極、２３・・・・・・
チャンネル領域、２４・・・・・・フィールド絶１１８
！膜、２５・・・・・・ビット趣、２６・・・・・・ソ
ース、ドレインのうちの一方の領域、２７・・・・・・
ンース、ドレインのうちの他方の領域、２８．２９・・
・・・・容量電接の平面形状の端部を示ず線、３０・・
・・・・容量電極、３１・・・・パワード線、３２・・
・・・・コンタクトである。 １り＼ 代理人　弁理士　内　原　日１　） 第１図 第７図 第３凶 １１１１Ｌｔヒ ８４凶 ８５図 り ＬＩＩＪＪＭ〜／ｌ 第　１３図 ０　／　２　３４　５ 溝の１さ０ｔｖｒジ ｆ５　／４図 第１辻 ｏｔｚ　３　ａ Ｖ谷（Ｖ） 第１ｂ図

Claims (1)

【特許請求の範囲】
1. 半導体基板上の１個の絶縁ゲート型電界効果トランジス
   タ及びそれに隣接して設けられた容量を情報単位とする
   記憶装置に於て、該ｉｅ憶架装置隣接する’８％部間の
   絶縁領域に相当する前記半治体基板に溝を形成し、該溝
   の底部の前記半導体基板内には該半涛体基板と同導電型
   でありかつ該半漕体基４Ｆｊより高濃度の不純物層が形
   成され、前記溝内及び容量部に相当する前記半導体基板
   表面には絶縁膜が形成され、前記溝内部及びＵＮ部の前
   記絶は膜上には導電性物質が堆積されて前記記憶装置の
   容量電極となっていること（１１−特徴とするＭＩａ型
   半導体記憶装置。