JPS63184367A - Ｍｏｓ型不揮発性半導体記憶装置 - Google Patents
Ｍｏｓ型不揮発性半導体記憶装置Info
- Publication number
- JPS63184367A JPS63184367A JP62016508A JP1650887A JPS63184367A JP S63184367 A JPS63184367 A JP S63184367A JP 62016508 A JP62016508 A JP 62016508A JP 1650887 A JP1650887 A JP 1650887A JP S63184367 A JPS63184367 A JP S63184367A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- floating gate
- insulating film
- tunnel current
- current region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 238000009792 diffusion process Methods 0.000 claims description 30
- 238000000605 extraction Methods 0.000 claims description 4
- 238000002347 injection Methods 0.000 claims description 4
- 239000007924 injection Substances 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 30
- 230000005684 electric field Effects 0.000 description 6
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、薄い絶縁膜を介するトンネル電流によって、
浮遊ゲート電極に電子を注入または注出することにより
記憶トランジスタの特性を変化することのできるＭＯＳ
型の不揮発性半導体記憶装置に関する。
浮遊ゲート電極に電子を注入または注出することにより
記憶トランジスタの特性を変化することのできるＭＯＳ
型の不揮発性半導体記憶装置に関する。
上記半導体装置は、通常、集積回路として選択トランジ
スタと直列接続して形成される。第４図（ａｔに従来装
置の平面図およびそのＡＡ’断面を同図（ｂ）に示す。
スタと直列接続して形成される。第４図（ａｔに従来装
置の平面図およびそのＡＡ’断面を同図（ｂ）に示す。
図において、拡散層２１６ｂ。
２１６Ｃは半導体基板２０１と反対導電型であって、記
憶トランジスタのソース、ドレインになっている。２３
０がチャネル領域である。半導体基板２０１の表面の第
１絶縁膜（ゲート絶縁膜）２ｏ９は、前記拡散層２１６
ｃの端部において、薄い部分があシ、この部分がトンネ
ル電流領域２１２になっている。浮遊ゲート電極２１０
ａは、第１絶縁膜２０９上に、チャネル領域２３０およ
びトンネル電流領域２１２ヲおおって形成されている。
憶トランジスタのソース、ドレインになっている。２３
０がチャネル領域である。半導体基板２０１の表面の第
１絶縁膜（ゲート絶縁膜）２ｏ９は、前記拡散層２１６
ｃの端部において、薄い部分があシ、この部分がトンネ
ル電流領域２１２になっている。浮遊ゲート電極２１０
ａは、第１絶縁膜２０９上に、チャネル領域２３０およ
びトンネル電流領域２１２ヲおおって形成されている。
浮遊ゲート電極２１０ａは、さらに第２絶縁膜２１）を
介して、ゲート電極２１３におおわれている。
介して、ゲート電極２１３におおわれている。
上述した従来の記憶トランジスタは、第４図（ｂｌに示
す拡散層２１６ｃと浮遊ゲート電極２１０ａとの間のト
ンネル電流領域２１２にかかる電界によシ浮遊ゲート電
極２１０ａへ電子を注入又は注出し、浮遊ゲート電極２
１０ａの電位を変化させて拡散層２１６ｃ 、 ２１６
ｂ間のチャネル領域２３０をオフ又はオンさせて記憶動
作を行なう。
す拡散層２１６ｃと浮遊ゲート電極２１０ａとの間のト
ンネル電流領域２１２にかかる電界によシ浮遊ゲート電
極２１０ａへ電子を注入又は注出し、浮遊ゲート電極２
１０ａの電位を変化させて拡散層２１６ｃ 、 ２１６
ｂ間のチャネル領域２３０をオフ又はオンさせて記憶動
作を行なう。
トンネル電流領域２１２にか〜る電界は、ゲート電極２
１３と拡散層２１６ｃとの間に印加する電圧によシ生ず
る。ゲート電極２１３と浮遊ゲート電極２１０ａとの間
の容量値Ｃ２と、浮遊ゲート電極２１０ａと拡散層２１
６ｃとの間の容量値ＣＩとの比により％圧が分配され、
Ｃ２／Ｃ１ｔ−大きくすると、トンネル電流領域２１２
にが〜る電界が大きくなる。
１３と拡散層２１６ｃとの間に印加する電圧によシ生ず
る。ゲート電極２１３と浮遊ゲート電極２１０ａとの間
の容量値Ｃ２と、浮遊ゲート電極２１０ａと拡散層２１
６ｃとの間の容量値ＣＩとの比により％圧が分配され、
Ｃ２／Ｃ１ｔ−大きくすると、トンネル電流領域２１２
にが〜る電界が大きくなる。
容量値Ｃ２を大きくするために、ゲート電極２１３と浮
遊ゲート電極２１０ａとの対向面積を大にすると、記憶
トランジスタとして占有面積が大きくなシ、また第２絶
縁膜２１）を薄くすると絶縁耐圧が低下するという難点
がある。次に容量値Ｃ１を小さくするために、浮遊ゲー
ト電極２１０ａと拡散層２１６Ｃとの対向面積を小さく
すると、記憶トランジスタの幅が小さくなり利得（ゲイ
ン）が小さくなって記憶トランジスタの性能が劣化し、
また第１絶縁膜２０９の膜厚を厚くすると記憶トランジ
スタのチャネル領域２３０上の絶縁膜厚が厚くなシ、利
得（ゲイン）が小さくなって記憶トランジスタの性能が
劣化する。
遊ゲート電極２１０ａとの対向面積を大にすると、記憶
トランジスタとして占有面積が大きくなシ、また第２絶
縁膜２１）を薄くすると絶縁耐圧が低下するという難点
がある。次に容量値Ｃ１を小さくするために、浮遊ゲー
ト電極２１０ａと拡散層２１６Ｃとの対向面積を小さく
すると、記憶トランジスタの幅が小さくなり利得（ゲイ
ン）が小さくなって記憶トランジスタの性能が劣化し、
また第１絶縁膜２０９の膜厚を厚くすると記憶トランジ
スタのチャネル領域２３０上の絶縁膜厚が厚くなシ、利
得（ゲイン）が小さくなって記憶トランジスタの性能が
劣化する。
上記のように、従来の構造では、記憶トランジスタが低
電圧で記憶状態を変えることのできるように、容量比Ｃ
２／Ｃ１′ｆｔ大きくしようとすると、高密度化、利得
特性に問題が生ずる。
電圧で記憶状態を変えることのできるように、容量比Ｃ
２／Ｃ１′ｆｔ大きくしようとすると、高密度化、利得
特性に問題が生ずる。
本発明の目的は、上記欠点を除去した、新規な構造の記
憶トランジスタを有する半導体記憶装置を提供すること
にある。
憶トランジスタを有する半導体記憶装置を提供すること
にある。
本発明の半導体装置は、記憶トランジスタのゲート構造
として、半導体基板のチャネル領域およびドレイン拡散
層のチャネル領域に隣接する端部上に、第１絶縁膜を介
して形成された浮遊ゲート電極と、前記浮遊ゲート電極
の全面をおおう第２絶縁膜の一部に設けたトンネル電流
領域と、該トンネル電流領域をおおい前記第２絶縁膜の
一部上に設けたゲート電極とを有するようにしたもので
ある。
として、半導体基板のチャネル領域およびドレイン拡散
層のチャネル領域に隣接する端部上に、第１絶縁膜を介
して形成された浮遊ゲート電極と、前記浮遊ゲート電極
の全面をおおう第２絶縁膜の一部に設けたトンネル電流
領域と、該トンネル電流領域をおおい前記第２絶縁膜の
一部上に設けたゲート電極とを有するようにしたもので
ある。
トンネル電流領域は、本発明では、ゲート電極と浮遊ゲ
ート電極との間に形成している。上記両電極間の容量値
をＣ３，浮遊ゲート電極と半導体基板のドレイ拡散層と
の間の容量値を０４とすれば、Ｃ４／Ｃ３’を大きくす
ることによって記憶トランジスタは低電圧で動作可能に
なる。実施例で説明するように、従来のような高密度化
・利得特性上の問題を生ずることなく、容量値Ｃ３の減
少、容量値Ｃ４の増大が可能である。
ート電極との間に形成している。上記両電極間の容量値
をＣ３，浮遊ゲート電極と半導体基板のドレイ拡散層と
の間の容量値を０４とすれば、Ｃ４／Ｃ３’を大きくす
ることによって記憶トランジスタは低電圧で動作可能に
なる。実施例で説明するように、従来のような高密度化
・利得特性上の問題を生ずることなく、容量値Ｃ３の減
少、容量値Ｃ４の増大が可能である。
以下、本発明の実施例につき、図面を参照して説明する
。第１実施例の平面図を第１図（ａ）に、またＡＡ’断
面図を第１図（′ｂ）に示す。この実施例も、記憶トラ
ンジスタを選択トランジスタに直列にしたものである。
。第１実施例の平面図を第１図（ａ）に、またＡＡ’断
面図を第１図（′ｂ）に示す。この実施例も、記憶トラ
ンジスタを選択トランジスタに直列にしたものである。
半導体基板（Ｐ型）１０１に、拡散層（Ｎ型） １）６
ａ、１）６ｂ、１）６ｃを設け、拡散層１）６ｂ、１）
６ｃが記憶トランジスタのソース。
ａ、１）６ｂ、１）６ｃを設け、拡散層１）６ｂ、１）
６ｃが記憶トランジスタのソース。
ドレインとなり、その間にチャネル領域１３０が存在す
る。−１拡散層１）６ａ、１）６ｃは選択トランジスタ
のソース、ドレインで、拡散層１）６０ １）両者に共
通となっている。選択トランジスタは１）４が選択ゲー
ト電極で、１）７は外部配線１）８と接続するコンタク
ト孔である。
る。−１拡散層１）６ａ、１）６ｃは選択トランジスタ
のソース、ドレインで、拡散層１）６０ １）両者に共
通となっている。選択トランジスタは１）４が選択ゲー
ト電極で、１）７は外部配線１）８と接続するコンタク
ト孔である。
次に記憶トランジスタのゲート構造につき説明する。第
１絶縁膜（ゲート絶縁膜）１０９上に、浮遊ゲート電極
１）０ａが、チャネル領域１３０ およびドレイン拡
散層１）６Ｃに延在するように形成される。浮遊ゲート
電極１）０ａは全面を比較的厚く例えば１００ＯＡ以上
の第２絶縁膜１）１でおおわれ、その一部にトンネル電
流領域１）２を有する。トンネル電流領域１）２は厚’
ｇ２００Ａ程度とする。このトンネル電流領域１）２ヲ
おおってゲート電極１）３が設けられる。このゲート電
極１）３は第２絶縁膜１）１の一部のみに接するように
、その面積を小さくする。
１絶縁膜（ゲート絶縁膜）１０９上に、浮遊ゲート電極
１）０ａが、チャネル領域１３０ およびドレイン拡
散層１）６Ｃに延在するように形成される。浮遊ゲート
電極１）０ａは全面を比較的厚く例えば１００ＯＡ以上
の第２絶縁膜１）１でおおわれ、その一部にトンネル電
流領域１）２を有する。トンネル電流領域１）２は厚’
ｇ２００Ａ程度とする。このトンネル電流領域１）２ヲ
おおってゲート電極１）３が設けられる。このゲート電
極１）３は第２絶縁膜１）１の一部のみに接するように
、その面積を小さくする。
上記の構造であるから、浮遊ゲート電極１）０ｇとゲー
ト電極１）３との間の容量値Ｃ３は、第２絶縁膜１）１
の膜厚が大きいことと、ゲート電極１）３の面積が小さ
いことから、極めて小さくできる。浮遊ゲート電極１）
０ａとドレイン拡散層１）６Ｃとの間の容量値Ｃ４は、
従来例において小さくしたのと反対に、そのままでもＣ
４／Ｃ３を大きくできる。
ト電極１）３との間の容量値Ｃ３は、第２絶縁膜１）１
の膜厚が大きいことと、ゲート電極１）３の面積が小さ
いことから、極めて小さくできる。浮遊ゲート電極１）
０ａとドレイン拡散層１）６Ｃとの間の容量値Ｃ４は、
従来例において小さくしたのと反対に、そのままでもＣ
４／Ｃ３を大きくできる。
この実施例に示した半導体記憶装置の動作そ一部、すな
わちトンネル電流領域１）２を介しての浮遊ゲート電極
１）０ａへの電子の注入・注出につき説明する。まず電
子を注入する場合には、選択トランジスタの選択ゲート
電極１）４および配線１）８を高電位にすることにより
、選択トランジスタを導通し、ドレイン拡散層１）６ｃ
を高電位にするとともに、ゲート電極１）３を接地レベ
ルにする。すると、トンネル電流領域１）２に高電界が
印加され浮遊ゲート電極１）０ａ に電子が注入され
る。
わちトンネル電流領域１）２を介しての浮遊ゲート電極
１）０ａへの電子の注入・注出につき説明する。まず電
子を注入する場合には、選択トランジスタの選択ゲート
電極１）４および配線１）８を高電位にすることにより
、選択トランジスタを導通し、ドレイン拡散層１）６ｃ
を高電位にするとともに、ゲート電極１）３を接地レベ
ルにする。すると、トンネル電流領域１）２に高電界が
印加され浮遊ゲート電極１）０ａ に電子が注入され
る。
次に、浮遊ゲート電極１）０ａ から電子を注出する
場合には、選択ゲート電極１）４を高電位にし、配線１
）８を接地することによシ、選択トランジスタを導通し
、ドレイン拡散層１）６ｃ を接地レベルにするとと
もに、ゲート電極１）３を高電位にする。するとトンネ
ル電流領域１）２に高電界が印加され浮遊ゲート電極１
）０ａ がらゲート電極１）３へ電子が注出される。
場合には、選択ゲート電極１）４を高電位にし、配線１
）８を接地することによシ、選択トランジスタを導通し
、ドレイン拡散層１）６ｃ を接地レベルにするとと
もに、ゲート電極１）３を高電位にする。するとトンネ
ル電流領域１）２に高電界が印加され浮遊ゲート電極１
）０ａ がらゲート電極１）３へ電子が注出される。
前述したように、浮遊ゲート電極１０ ａとドレイン拡
散層１）６ｃとの間の容量値ｃ４と、浮遊ゲート電極１
０ ａとゲート電極１）３との間の容量値Ｃ３との比Ｃ
４／Ｃ３が大きいので、電子の注入・注出の場合に、ト
ンネル電流領域１）２にか〜る電界が大きく、低電圧に
より注入・注出がで−きる。
散層１）６ｃとの間の容量値ｃ４と、浮遊ゲート電極１
０ ａとゲート電極１）３との間の容量値Ｃ３との比Ｃ
４／Ｃ３が大きいので、電子の注入・注出の場合に、ト
ンネル電流領域１）２にか〜る電界が大きく、低電圧に
より注入・注出がで−きる。
第１図に示す実施例の製作方法を、工程順に第２図を参
照して説明する。まず、第２図（＆）に示すように周知
のＬＯＧＯ８酸化法により半導体基板１０１にチャネル
・ストッパ１０５．フィールド絶縁膜１０４を形成し第
１絶縁膜（ゲート絶縁膜）１０９を熱酸化法によシ形成
し、拡散層１）６ａ、１）６ｂ。
照して説明する。まず、第２図（＆）に示すように周知
のＬＯＧＯ８酸化法により半導体基板１０１にチャネル
・ストッパ１０５．フィールド絶縁膜１０４を形成し第
１絶縁膜（ゲート絶縁膜）１０９を熱酸化法によシ形成
し、拡散層１）６ａ、１）６ｂ。
１）６ｃ ｆ形成したのち、第２図（ｂ）に示すよう
に不純物例えばリンを含有した多結晶シリコン層１）０
を形成し、次に第２図（ｃ）に示すように多結晶シリコ
ン層１）０をバターニングして浮遊ゲート電極１）０ａ
を形成したのち、その上を例えば１０００Ａ以上の厚い
第２絶縁ｇ １）１で榎う。さらに、第２図（ｄ）に示
すように、第２絶縁膜１）１の一部を除去して例えば２
００′Ａ程度の薄いトンネル電流領域１）２を形成した
後、第２図（ｅｌに示すようＫその上を覆うようにゲー
ト電極１）３ｔｌ−形成すると同時に選択ゲート電極１
）４を形成する。
に不純物例えばリンを含有した多結晶シリコン層１）０
を形成し、次に第２図（ｃ）に示すように多結晶シリコ
ン層１）０をバターニングして浮遊ゲート電極１）０ａ
を形成したのち、その上を例えば１０００Ａ以上の厚い
第２絶縁ｇ １）１で榎う。さらに、第２図（ｄ）に示
すように、第２絶縁膜１）１の一部を除去して例えば２
００′Ａ程度の薄いトンネル電流領域１）２を形成した
後、第２図（ｅｌに示すようＫその上を覆うようにゲー
ト電極１）３ｔｌ−形成すると同時に選択ゲート電極１
）４を形成する。
次に第２図（ｆ）に示すように層間絶縁膜１２５’を形
成し、コンタクト孔１）７全開孔する。その後配線１）
８を形成して第１図に示す装置を完成する。
成し、コンタクト孔１）７全開孔する。その後配線１）
８を形成して第１図に示す装置を完成する。
次に第２実施例として、浮遊ゲート電極とドレイン拡散
層との間の容量値Ｃ４を、さらに積極的に大きくした例
につき説明する。第３図（ａ）は実施例の平面図で、（
ｂ）がＡＡ’断面図である。
層との間の容量値Ｃ４を、さらに積極的に大きくした例
につき説明する。第３図（ａ）は実施例の平面図で、（
ｂ）がＡＡ’断面図である。
ドレイン拡散層１０８として、拡散層１）６ｃ よシ
さらに深い拡散層を設け、その中に溝１０７を形成し、
浮遊ゲート電極１）０ａが、溝１０７内をも埋めるよう
な構造としている。このように容量値Ｃ４を特に大きく
できるので容量比Ｃ４／ｃ３がさらに大きくなる。
さらに深い拡散層を設け、その中に溝１０７を形成し、
浮遊ゲート電極１）０ａが、溝１０７内をも埋めるよう
な構造としている。このように容量値Ｃ４を特に大きく
できるので容量比Ｃ４／ｃ３がさらに大きくなる。
以上、説明したように、本発明ではトンネル電流領域を
浮遊ゲート電極の上に形成するという、全く新しい構造
としている。したがって浮遊ゲート電極とゲート電極と
の間の容量ｃ３を小さくするために、浮遊ゲー）’＋％
Ｕ極をおおう第２絶縁膜の厚みを増加し、ゲート電極の
面積を小さくしても、何ら記憶トランジスタの性能を劣
化させない。これによシ浮遊ゲート電極とドレイン拡散
層との間の容量Ｃ４と前記容量ｃ３との比Ｃ４１０３を
大きくとれ、トンネル電流領域における電子の注入・注
出の効率が格段と高い不揮発性記憶装置を得ることがで
きる。さらに、ドレイン拡散層に溝を形成し、この溝内
にも浮遊ゲート電極を埋込むことにより記憶トランジス
タの占有面積を変えることなく容量値Ｃ４をいくらでも
大きくできる。
浮遊ゲート電極の上に形成するという、全く新しい構造
としている。したがって浮遊ゲート電極とゲート電極と
の間の容量ｃ３を小さくするために、浮遊ゲー）’＋％
Ｕ極をおおう第２絶縁膜の厚みを増加し、ゲート電極の
面積を小さくしても、何ら記憶トランジスタの性能を劣
化させない。これによシ浮遊ゲート電極とドレイン拡散
層との間の容量Ｃ４と前記容量ｃ３との比Ｃ４１０３を
大きくとれ、トンネル電流領域における電子の注入・注
出の効率が格段と高い不揮発性記憶装置を得ることがで
きる。さらに、ドレイン拡散層に溝を形成し、この溝内
にも浮遊ゲート電極を埋込むことにより記憶トランジス
タの占有面積を変えることなく容量値Ｃ４をいくらでも
大きくできる。
第１図は、本発明の一実施例の平面図、断面図、第２図
は上記実施例の製作工程を示す図、第３図は別の実施例
の平面図、断面図、第４図は従来例である。 １０１・・・半導体基板、１０７・・・溝、１０８・・
・ドレイン拡散層、 １０９・・・第１絶縁膜（ゲート絶縁膜）、１）０ａ・
・・浮遊ゲート電極、 １）１・・・第２絶縁膜、１）２・・・トンネル電流領
域１）３・・・ゲート電極、１）４・・・選択ゲート電
極、１）６ａ、１）６ｂ、１）６ｃｍ−−拡散層（基板
と反対導電型）、１）７・・・コンタクト孔、１）８・
・・配線、１）９、１２０．１２１・・・配線、 １２２、１２３．１２４・・−コンタクト孔。
は上記実施例の製作工程を示す図、第３図は別の実施例
の平面図、断面図、第４図は従来例である。 １０１・・・半導体基板、１０７・・・溝、１０８・・
・ドレイン拡散層、 １０９・・・第１絶縁膜（ゲート絶縁膜）、１）０ａ・
・・浮遊ゲート電極、 １）１・・・第２絶縁膜、１）２・・・トンネル電流領
域１）３・・・ゲート電極、１）４・・・選択ゲート電
極、１）６ａ、１）６ｂ、１）６ｃｍ−−拡散層（基板
と反対導電型）、１）７・・・コンタクト孔、１）８・
・・配線、１）９、１２０．１２１・・・配線、 １２２、１２３．１２４・・−コンタクト孔。
Claims (2)
- （１）浮遊ゲート電極を有し、該電極へ電子のトンネル
注入・注出を行なうＭＯＳ型不揮発性半導体記憶装置に
おいて、 半導体基板のチャネル領域およびドレイン拡散層のチャ
ネル領域に隣接する端部上に、第１絶縁膜を介して形成
された浮遊ゲート電極と、前記浮遊ゲート電極の全面を
おおう第２絶縁膜の一部に設けたトンネル電流領域と該
トンネル電流領域をおおい前記第２絶縁膜の一部上に設
けたゲート電極とを有することを特徴とするＭＯＳ型不
揮発性半導体装置。 - （２）前記浮遊ゲート電極の一部が、ドレイン拡散層内
に開口された溝内に、第１絶縁膜を介して埋込まれてい
ることを特徴とする特許請求の範囲第１項記載のＭＯＳ
型不揮発性半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62016508A JP2752616B2 (ja) | 1987-01-26 | 1987-01-26 | Ｍｏｓ型不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62016508A JP2752616B2 (ja) | 1987-01-26 | 1987-01-26 | Ｍｏｓ型不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63184367A true JPS63184367A (ja) | 1988-07-29 |
| JP2752616B2 JP2752616B2 (ja) | 1998-05-18 |
Family
ID=11918212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62016508A Expired - Lifetime JP2752616B2 (ja) | 1987-01-26 | 1987-01-26 | Ｍｏｓ型不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2752616B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02244768A (ja) * | 1989-03-17 | 1990-09-28 | Toshiba Corp | 不揮発性半導体メモリ |
| JP2008047729A (ja) * | 2006-08-17 | 2008-02-28 | Toshiba Corp | 半導体記憶装置 |
| WO2008035532A1 (fr) * | 2006-09-20 | 2008-03-27 | Advantest Corporation | Dispositif de commutation et appareil de test |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5771587A (en) * | 1980-10-22 | 1982-05-04 | Toshiba Corp | Semiconductor storing device |
| JPS57130473A (en) * | 1981-02-05 | 1982-08-12 | Seiko Epson Corp | Mos type semiconductor memory storage |
| JPS59172270A (ja) * | 1983-03-18 | 1984-09-28 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPS6367783A (ja) * | 1986-09-09 | 1988-03-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1987
- 1987-01-26 JP JP62016508A patent/JP2752616B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5771587A (en) * | 1980-10-22 | 1982-05-04 | Toshiba Corp | Semiconductor storing device |
| JPS57130473A (en) * | 1981-02-05 | 1982-08-12 | Seiko Epson Corp | Mos type semiconductor memory storage |
| JPS59172270A (ja) * | 1983-03-18 | 1984-09-28 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPS6367783A (ja) * | 1986-09-09 | 1988-03-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02244768A (ja) * | 1989-03-17 | 1990-09-28 | Toshiba Corp | 不揮発性半導体メモリ |
| JP2008047729A (ja) * | 2006-08-17 | 2008-02-28 | Toshiba Corp | 半導体記憶装置 |
| WO2008035532A1 (fr) * | 2006-09-20 | 2008-03-27 | Advantest Corporation | Dispositif de commutation et appareil de test |
| JPWO2008035532A1 (ja) * | 2006-09-20 | 2010-01-28 | 株式会社アドバンテスト | スイッチ装置および試験装置 |
| US8058648B2 (en) | 2006-09-20 | 2011-11-15 | Advantest Corporation | Switching device and testing apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2752616B2 (ja) | 1998-05-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2921653B2 (ja) | トレンチ・メモリ構造及びこれの製造方法 | |
| US5120672A (en) | Fabricating a single level merged EEPROM cell having an ONO memory stack substantially spaced from the source region | |
| US7176516B2 (en) | Structure and fabricating method to make a cell with multi-self-alignment in split gate flash | |
| JPH08330454A (ja) | 浮遊ゲート型不揮発性半導体記憶装置 | |
| JPH11154712A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JPH0272672A (ja) | 半導体装置およびその製造方法 | |
| JPS63184367A (ja) | Ｍｏｓ型不揮発性半導体記憶装置 | |
| JPH0334578A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JPH05251711A (ja) | 半導体集積回路及びその製造方法 | |
| JPS59154071A (ja) | 半導体装置 | |
| US6703662B1 (en) | Semiconductor device and manufacturing method thereof | |
| JPH04233278A (ja) | ポリシリコンスペーサを使用した分割ゲートｅｐｒｏｍセル | |
| JPH10144810A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JPH0640587B2 (ja) | 半導体記憶装置 | |
| US6831326B1 (en) | Trapezoid floating gate to improve program and erase speed for split gate flash | |
| JPS60194573A (ja) | 半導体記憶装置 | |
| JP3008857B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JP2797466B2 (ja) | 不揮発性半導体記憶装置 | |
| JPS6286866A (ja) | 不揮発性半導体記憶装置 | |
| KR100268905B1 (ko) | 비휘발성 메모리 셀 및 그 제조방법 | |
| JPH0139664B2 (ja) | ||
| JPH03283467A (ja) | 不揮発性半導体記憶装置 | |
| JPH0697456A (ja) | 不揮発性半導体メモリ | |
| JPS6220377A (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH01179369A (ja) | 不揮発性半導体記憶装置の製造方法 |