JPS6031332A - デ−タチェック方法 - Google Patents
デ−タチェック方法Info
- Publication number
- JPS6031332A JPS6031332A JP13944183A JP13944183A JPS6031332A JP S6031332 A JPS6031332 A JP S6031332A JP 13944183 A JP13944183 A JP 13944183A JP 13944183 A JP13944183 A JP 13944183A JP S6031332 A JPS6031332 A JP S6031332A
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- JP
- Japan
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- output
- shift register
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- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/08—Arrangements for detecting or preventing errors in the information received by repeating transmission, e.g. Verdan system
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は伝送データの誤り検出方法に関するものである
。
。
従来、反転２連送形式の信号伝送装置を構成する際には
、伝送する信号データの誤り検出を行う方法を実施する
手段として、ワイヤードロジックにより誤り検出回路を
構成ないしは、マイクロコンピュータを用いてソフト的
に誤り検出を行う構成を付加している。ところで、大量
のデータを高速で転送する場合には、一般的なマイクロ
コンピュータを利用して誤り検出を行うものにおいては
データの転送速度に対して誤り検出を行うスピードが追
いつかないのが現状であった。一方、ワイヤードロジッ
クによる検出回路によれば、検出回路が複雑になる欠点
を生じる。
、伝送する信号データの誤り検出を行う方法を実施する
手段として、ワイヤードロジックにより誤り検出回路を
構成ないしは、マイクロコンピュータを用いてソフト的
に誤り検出を行う構成を付加している。ところで、大量
のデータを高速で転送する場合には、一般的なマイクロ
コンピュータを利用して誤り検出を行うものにおいては
データの転送速度に対して誤り検出を行うスピードが追
いつかないのが現状であった。一方、ワイヤードロジッ
クによる検出回路によれば、検出回路が複雑になる欠点
を生じる。
本発明の目的は、データの誤り検出な行う回路を簡単に
し、且つできるだけ高速な検出作用が得られるようにす
ることにある。
し、且つできるだけ高速な検出作用が得られるようにす
ることにある。
本発明は、複数のビットから成るデータの信号を直列な
データから並列なデータに変換するとともに前記データ
の前記各ビットの信号を反転した信号の補助データを作
って、前記データと前記補助データの各ビットから成る
一群の並列化データを作り、次に、前記並列化データの
各ビットを、前記並列化データの正常のデータパターン
をアドレスとして備えたリードオンリーメモリー（ＲＯ
Ｍ）に入力アドレスとして入力し、前記入力アドレスの
パターンと一致しない場合に前記リードオンリーメモリ
ー（ＲＯＭ）から誤りを示す信号を出力するデータチェ
ック方法である。
データから並列なデータに変換するとともに前記データ
の前記各ビットの信号を反転した信号の補助データを作
って、前記データと前記補助データの各ビットから成る
一群の並列化データを作り、次に、前記並列化データの
各ビットを、前記並列化データの正常のデータパターン
をアドレスとして備えたリードオンリーメモリー（ＲＯ
Ｍ）に入力アドレスとして入力し、前記入力アドレスの
パターンと一致しない場合に前記リードオンリーメモリ
ー（ＲＯＭ）から誤りを示す信号を出力するデータチェ
ック方法である。
以下に本発明の一実施例を各図に基づいて説明する。
第１図において、発信器２は伝送ライン１ａで送られて
来る直列データをシフトレジスタ１を用いて並列に変換
するためのクロックを作成するために直列データ周波数
より高い基本クロックを出力する。
来る直列データをシフトレジスタ１を用いて並列に変換
するためのクロックを作成するために直列データ周波数
より高い基本クロックを出力する。
クロック発生回路３は発信器２からの基本タロツクを受
けており、入力直列データの始まりをスタートビットｌ
ｂを利用して検出すると、基本クロックのカウントを開
始し、人力直列データを１ビツトずつシフトレジスタｌ
にラッチさせるためのクロックパルス３ａを第３図の如
鳴作成する。
けており、入力直列データの始まりをスタートビットｌ
ｂを利用して検出すると、基本クロックのカウントを開
始し、人力直列データを１ビツトずつシフトレジスタｌ
にラッチさせるためのクロックパルス３ａを第３図の如
鳴作成する。
シフトレジスタｌは、クロック発生回路３からの出力を
受けるごとに、入力直列データをシフトレジスタに１ビ
ツトずつラッチして直列データを並列データに変換して
行く。
受けるごとに、入力直列データをシフトレジスタに１ビ
ツトずつラッチして直列データを並列データに変換して
行く。
データエンド検出回路４はクロック発生回路３からの出
力を受けており、そのクロックをカウントすることによ
り所定のデータ長の最終を検出し、直列データを全てシ
フトレジスタｌにとり込み、並列変換が完了したことを
リードオンリーメモリー５（以下、単にＲＯＭ５と表示
する）に出力する。ＲＯＭ５はシフトレジスタ１からの
出力と、データエンド検出回路３の出力を受けシフトレ
ジスタからの出力、即ち、受信データに誤りがあるか否
かをチェックする。即ち、ＲＯＭ５への出カバターンが
正常なパターンであるならば正常データであることを示
すために正常な出カバターンをＲＯＭ５に書き込んでお
く。一方、異常なパターン即ちデータに誤りがある場合
、その誤り箇所に応じて、誤り箇所を示すようなパター
ンをＲＯＭ５に書き込んでおく。
力を受けており、そのクロックをカウントすることによ
り所定のデータ長の最終を検出し、直列データを全てシ
フトレジスタｌにとり込み、並列変換が完了したことを
リードオンリーメモリー５（以下、単にＲＯＭ５と表示
する）に出力する。ＲＯＭ５はシフトレジスタ１からの
出力と、データエンド検出回路３の出力を受けシフトレ
ジスタからの出力、即ち、受信データに誤りがあるか否
かをチェックする。即ち、ＲＯＭ５への出カバターンが
正常なパターンであるならば正常データであることを示
すために正常な出カバターンをＲＯＭ５に書き込んでお
く。一方、異常なパターン即ちデータに誤りがある場合
、その誤り箇所に応じて、誤り箇所を示すようなパター
ンをＲＯＭ５に書き込んでおく。
具体的にはデータが４ビットデータＤｏ、ＤＩ。
Ｄ２．Ｄ３で成る場合、反転２連送のデータフォーマッ
トを第２図に示す。伝送するデータを正規のデータＤｏ
−Ｄ３から成るデータ群（ＤＡＴＡｌ）と、これをまっ
たく反転したデータＤｏ 〜Ｄ３から成るデータ群（Ｄ
ＡＴＡＩ）とをシフトレジスタｌで作る。例えは正規の
データ群（ＤＡＴＡｌ）が０１１０（４ビツトの場合）
のときに反転したテ゛−タ群（ＤＡＴＡ、１）は１００
１となりこれらを連続させた０１１０１０’０１を並列
化データとしてＲＯＭ５へ送出する。
トを第２図に示す。伝送するデータを正規のデータＤｏ
−Ｄ３から成るデータ群（ＤＡＴＡｌ）と、これをまっ
たく反転したデータＤｏ 〜Ｄ３から成るデータ群（Ｄ
ＡＴＡＩ）とをシフトレジスタｌで作る。例えは正規の
データ群（ＤＡＴＡｌ）が０１１０（４ビツトの場合）
のときに反転したテ゛−タ群（ＤＡＴＡ、１）は１００
１となりこれらを連続させた０１１０１０’０１を並列
化データとしてＲＯＭ５へ送出する。
このようにし、並列化したデータとした後、この並列化
データを、ＲＯＭ５へのアドレスとし、ＲＯＭに入力す
る。このときのシフトレジスタ１からのデータとＲＯＭ
入力アドレスの対応を次表１に示す。
データを、ＲＯＭ５へのアドレスとし、ＲＯＭに入力す
る。このときのシフトレジスタ１からのデータとＲＯＭ
入力アドレスの対応を次表１に示す。
表１はデータ長が４ビツトの場合の正常な並列表 １
化データの受信パタンを全て列記したものである。
これらのパタンのとき、ＲＯＭ５はＲＯＭ、５の出力側
ＲＤＯ−ＲＤ４からデータとして受信デー夕が正常であ
ったという次表２に示すようなデータを出力する。
ＲＤＯ−ＲＤ４からデータとして受信デー夕が正常であ
ったという次表２に示すようなデータを出力する。
データに誤りがある例えば次表３のデータ列ではデータ
ＤＯのビットに誤りが検出され次表４に示すようなパタ
ンのデータをＲＯＭ５から表示装置７等へ出力する。
ＤＯのビットに誤りが検出され次表４に示すようなパタ
ンのデータをＲＯＭ５から表示装置７等へ出力する。
表 ３
表 ４
即ち、正常であった場合ＲＯＭ５の出力側ＲＤＯから１
が出力される。このように誤りが検出された場合、その
誤り箇所に応じて、その誤り箇所を示すデータがＲＯＭ
５から、表示装置７等へ出力されるものである。よって
、誤りの有る箇所も同時に知ることができる。
が出力される。このように誤りが検出された場合、その
誤り箇所に応じて、その誤り箇所を示すデータがＲＯＭ
５から、表示装置７等へ出力されるものである。よって
、誤りの有る箇所も同時に知ることができる。
テ゛−夕が正常であった場合はＲＯＭ５の出力側ＲＤＯ
からの出力を受けたゲート回路６が正常データとして正
規データを扱うシフトレジスタｌからのデータを他の回
路に転送する。
からの出力を受けたゲート回路６が正常データとして正
規データを扱うシフトレジスタｌからのデータを他の回
路に転送する。
本実施例によれば、ＲＯＭを用いる二とで、データの誤
り検出ができるために回路構成を容易にできる。また、
ＲＯＭに書込むパタンを変更するだけで、データの形式
がかわっても、誤り検出の回路を変更する必要が生じな
い。さらに、データ誤りの際にその誤りを検出したビッ
トを表示する二とができるので、異常時の追跡調査を容
易にできる利点がある。
り検出ができるために回路構成を容易にできる。また、
ＲＯＭに書込むパタンを変更するだけで、データの形式
がかわっても、誤り検出の回路を変更する必要が生じな
い。さらに、データ誤りの際にその誤りを検出したビッ
トを表示する二とができるので、異常時の追跡調査を容
易にできる利点がある。
以上の如鳴、本発明によれば、ＲＯＭを用いてデータ誤
り検出回路を構成できるので、回路構成が簡単となると
ともに、簡単化された回路で極力高速でのテ゛−タ誤り
検出が実施できるという効果が得られる。
り検出回路を構成できるので、回路構成が簡単となると
ともに、簡単化された回路で極力高速でのテ゛−タ誤り
検出が実施できるという効果が得られる。
第１図は本発明の一実施例による回路構成図、第２ｍは
第１図の回路で生じる並列化データのフォーマット図、
第３図は第１図の回路で処理される直列データと各部の
出力とのタイムチャート図である。
第１図の回路で生じる並列化データのフォーマット図、
第３図は第１図の回路で処理される直列データと各部の
出力とのタイムチャート図である。
Claims (1)
- １、複数のビットから成るデータの信号を直列なデータ
から並列なデータ蛋ζ変換するとともに前記データの前
記各ビットの信号を反転した信号の補助データを作って
、前記データと前記補助データの各ビットから成る一群
の並列化データを作り、次に、前記並列化データの各ビ
ットを、前記並列化データの正常のデータパターンをア
ドレスとして備えたリードオンリーメモリーに入力アド
レスとして入力し、前記入力アドレスのパターンと一致
しない場合に前記リードオンリーメモリーから誤りを示
す信号を出力するデータチェック方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13944183A JPS6031332A (ja) | 1983-08-01 | 1983-08-01 | デ−タチェック方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13944183A JPS6031332A (ja) | 1983-08-01 | 1983-08-01 | デ−タチェック方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6031332A true JPS6031332A (ja) | 1985-02-18 |
Family
ID=15245268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13944183A Pending JPS6031332A (ja) | 1983-08-01 | 1983-08-01 | デ−タチェック方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6031332A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0588042A3 (de) * | 1992-09-12 | 1995-02-15 | Braun Ag | Funkuhr. |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5252313A (en) * | 1975-10-24 | 1977-04-27 | Matsushita Electric Ind Co Ltd | Transmission system |
| JPS5797253A (en) * | 1980-12-09 | 1982-06-16 | Fujitsu Ltd | Bit discriminating system |
-
1983
- 1983-08-01 JP JP13944183A patent/JPS6031332A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5252313A (en) * | 1975-10-24 | 1977-04-27 | Matsushita Electric Ind Co Ltd | Transmission system |
| JPS5797253A (en) * | 1980-12-09 | 1982-06-16 | Fujitsu Ltd | Bit discriminating system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0588042A3 (de) * | 1992-09-12 | 1995-02-15 | Braun Ag | Funkuhr. |
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