JPS6323445A - 通信制御装置 - Google Patents
通信制御装置Info
- Publication number
- JPS6323445A JPS6323445A JP61165493A JP16549386A JPS6323445A JP S6323445 A JPS6323445 A JP S6323445A JP 61165493 A JP61165493 A JP 61165493A JP 16549386 A JP16549386 A JP 16549386A JP S6323445 A JPS6323445 A JP S6323445A
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- JP
- Japan
- Prior art keywords
- communication control
- control circuit
- parity error
- data
- frame
- Prior art date
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- Detection And Prevention Of Errors In Transmission (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概 要〕
ＩＤＬＣ（Ｈｉｇｈ Ｌｅｖｅｌ ｄａｔａ １．ｉｎ
ｋ Ｃｏｎｔｒｏｌ）手順の通信を可能とする通信制御
回路と、パリティビット付メモリと、前記通信制御回路
と前記メモリ間のデータ転送を制御するＤＭＡ （Ｄｉ
ｒｅｃｔ ｍｅｍｏｒｙａｃｃｅｓｓ）転送制御回路を
備えた通信制御装置であって、前記通信制御回路にパリ
ティ−エラー信号を受けてアボートパターンを発生する
回路を設け、前記ＤＭＡ転送制御回路より前記通信制御
回路にライト信号を出力後にパリティエラーを検出し、
パリティエラーが検出されたときは前記アボートパター
ンを発生させてそのフレームを無効とするように構成し
、ＤＭＡ転送の時間を短くするように構成したものであ
る。
ｋ Ｃｏｎｔｒｏｌ）手順の通信を可能とする通信制御
回路と、パリティビット付メモリと、前記通信制御回路
と前記メモリ間のデータ転送を制御するＤＭＡ （Ｄｉ
ｒｅｃｔ ｍｅｍｏｒｙａｃｃｅｓｓ）転送制御回路を
備えた通信制御装置であって、前記通信制御回路にパリ
ティ−エラー信号を受けてアボートパターンを発生する
回路を設け、前記ＤＭＡ転送制御回路より前記通信制御
回路にライト信号を出力後にパリティエラーを検出し、
パリティエラーが検出されたときは前記アボートパター
ンを発生させてそのフレームを無効とするように構成し
、ＤＭＡ転送の時間を短くするように構成したものであ
る。
本発明は通信制御装置に関するもので、さらに詳しくは
、特にパリ、ティエラーによる誤ったデータの送出を防
ぎながら高速にメモリから通信制御回路へデータを転送
するＤＭＡ転送制御回路に関するものである。
、特にパリ、ティエラーによる誤ったデータの送出を防
ぎながら高速にメモリから通信制御回路へデータを転送
するＤＭＡ転送制御回路に関するものである。
従来パリティビット付メモリのデータを通信制御回路へ
Ｄ？’ｌＡ転送する場合、メモリからリードしたデータ
にパリティエラーが発生していないことを確認してから
通信制御回路へライトするという方法をとっていた。こ
れを第５図に示す。
Ｄ？’ｌＡ転送する場合、メモリからリードしたデータ
にパリティエラーが発生していないことを確認してから
通信制御回路へライトするという方法をとっていた。こ
れを第５図に示す。
第５図において、時刻ｔ１において通信制御回路からデ
ータ要求信号が出力され、時刻ｔ２においてＤＭＡ転送
制御回路がメモリに対してリード信号を出力すると、時
刻ｔ３においてメモリがデータを出力し、時刻ｔ４にお
いてパリティエラーを検出する。パリティエラーが発生
していなければ、時刻り、において通信制御回路へライ
ト信号を出力し、もしパリティエラーが発生していれば
ライト信号は出力されない。時刻１ｂにおいてライト信
号をネゲートしＤＭＡ転送サイクルを終了する。
ータ要求信号が出力され、時刻ｔ２においてＤＭＡ転送
制御回路がメモリに対してリード信号を出力すると、時
刻ｔ３においてメモリがデータを出力し、時刻ｔ４にお
いてパリティエラーを検出する。パリティエラーが発生
していなければ、時刻り、において通信制御回路へライ
ト信号を出力し、もしパリティエラーが発生していれば
ライト信号は出力されない。時刻１ｂにおいてライト信
号をネゲートしＤＭＡ転送サイクルを終了する。
これは誤ったデータを通信制御回路が送信データとして
送出するのを防止するためである。
送出するのを防止するためである。
しかしこのＤＭＡ転送の方法はメモリよりリードしたデ
ータにパリティエラーが発生していないことを確認する
時間を確保してから、通信制御回路へのライト動作が始
まるために、ＤＩ’ｌＡ転送が遅くなるという欠点があ
る。すなわち第５図において、時刻ｔ、からｔ、までの
時間がパリティエラーの検出に余分とられるのである。
ータにパリティエラーが発生していないことを確認する
時間を確保してから、通信制御回路へのライト動作が始
まるために、ＤＩ’ｌＡ転送が遅くなるという欠点があ
る。すなわち第５図において、時刻ｔ、からｔ、までの
時間がパリティエラーの検出に余分とられるのである。
本発明はこのような点にかんがみて創作されたもので、
簡易な構成でＤＭＡ転送時間を短縮するようにした通信
制御装置を提供することを目的としている。
簡易な構成でＤＭＡ転送時間を短縮するようにした通信
制御装置を提供することを目的としている。
〔問題点を解決するための手段および作用〕本発明は通
信制御装置のつぎの３つの点、すなわち （イ） ＨＤＬＣ手順が開始フラグと終了フラグの間
にあるフレームと呼ばれるデータブロック単位でデータ
の受は渡しを行うこと、 （口Ｉ ＨＤＬＣ手順がアボートパターンを持ってお
り、アボートパターンの送出により送出中のフレームが
無効となること、および い）通信制御回路がデータ信号を受けとってからシリア
ルデータに変換して送出するまでに時間があること を利用し、誤ったデータを通信制御回路にライトされて
もそのデータを含むフレームが有効なフレームとして送
出されるのを防ぐために、パリティエラーをライト信号
出力後に検出し、パリティエラー検出時にはアボートパ
ターンを発生させてフレームを無効とするようにしたも
のである。
信制御装置のつぎの３つの点、すなわち （イ） ＨＤＬＣ手順が開始フラグと終了フラグの間
にあるフレームと呼ばれるデータブロック単位でデータ
の受は渡しを行うこと、 （口Ｉ ＨＤＬＣ手順がアボートパターンを持ってお
り、アボートパターンの送出により送出中のフレームが
無効となること、および い）通信制御回路がデータ信号を受けとってからシリア
ルデータに変換して送出するまでに時間があること を利用し、誤ったデータを通信制御回路にライトされて
もそのデータを含むフレームが有効なフレームとして送
出されるのを防ぐために、パリティエラーをライト信号
出力後に検出し、パリティエラー検出時にはアボートパ
ターンを発生させてフレームを無効とするようにしたも
のである。
第１図は本発明の通信制御装置の１実施例を示す図であ
る。
る。
第１図において１はＤＭＡ転送制御回路、２はメモリ、
３は通信制御回路、４はパリティエラー検出回路、５は
アボートパターン発生回路である。
３は通信制御回路、４はパリティエラー検出回路、５は
アボートパターン発生回路である。
第１図における装置において、ＨＤＬＣ手順におけるフ
レームは第２図のごとく構成される。第２図において、
１１は開始フラグ、１２は終了フラグ、１３はデータ、
１４はＣＲＣコードを示し、フラグは同図に示すごとく
連続した６ケの“１”として構成される。
レームは第２図のごとく構成される。第２図において、
１１は開始フラグ、１２は終了フラグ、１３はデータ、
１４はＣＲＣコードを示し、フラグは同図に示すごとく
連続した６ケの“１”として構成される。
第１図におけるアボートパターン発生回路はパリティエ
ラーを検出すると図示のごとく連続した７ケ以上のパタ
ーンを発生し、フレームの中にかかるパターンがあると
アボートパターンとみなし、フレームを無効とする。
ラーを検出すると図示のごとく連続した７ケ以上のパタ
ーンを発生し、フレームの中にかかるパターンがあると
アボートパターンとみなし、フレームを無効とする。
通信制御回路３はパラレルデータをシリアルデータに変
換するものであって、第３図はその動作を説明するタイ
ミングチャートである。第３図において、（ａｌは第１
図におけるデータ転送要求信号、（ｂ）はライト信号、
（Ｃ）はメモリ２から読出されたライトデータ（パラレ
ルデータ） 、（ｄｉは送出データ（シリアルデータ）
をそれぞれ示している。通信制御回路３がパラレルデー
タをライトされてからシリアルデータに変換して出力す
るまでに時間がか＼る。この時間を利用してパリティエ
ラーを検出するものである。
換するものであって、第３図はその動作を説明するタイ
ミングチャートである。第３図において、（ａｌは第１
図におけるデータ転送要求信号、（ｂ）はライト信号、
（Ｃ）はメモリ２から読出されたライトデータ（パラレ
ルデータ） 、（ｄｉは送出データ（シリアルデータ）
をそれぞれ示している。通信制御回路３がパラレルデー
タをライトされてからシリアルデータに変換して出力す
るまでに時間がか＼る。この時間を利用してパリティエ
ラーを検出するものである。
第４図に第１図の装置の動作を説明するタイミングチャ
ートを示す。第４図において、（ａｌは通信制御回路３
よりＤ）ＩＡ転送制御回路１へのデータ転送要求信号、
（ｂ）はｂ？’ｌＡ転送制御回路１よりメモリ２へのり
−ドイ言号、（Ｃ１はメモリ３より続出されるパラレル
データ、（ｄｌはパリティエラー検出回路４によるパリ
ティエラー検出タイミング、（ｅ）はＤＭＡ転送制御回
路１より通信制御回路３へのライト信号、（ｆ）はパリ
ティエラー検出信号、（ｇｌはシリアル送信データをそ
れぞれ示す。
ートを示す。第４図において、（ａｌは通信制御回路３
よりＤ）ＩＡ転送制御回路１へのデータ転送要求信号、
（ｂ）はｂ？’ｌＡ転送制御回路１よりメモリ２へのり
−ドイ言号、（Ｃ１はメモリ３より続出されるパラレル
データ、（ｄｌはパリティエラー検出回路４によるパリ
ティエラー検出タイミング、（ｅ）はＤＭＡ転送制御回
路１より通信制御回路３へのライト信号、（ｆ）はパリ
ティエラー検出信号、（ｇｌはシリアル送信データをそ
れぞれ示す。
第４図のタイミングチャートに示すごとく、本実施例で
はパリティエラーを検出する前にライト信号が出力する
ために、ＤＭＡ転送の時間が短縮される。
はパリティエラーを検出する前にライト信号が出力する
ために、ＤＭＡ転送の時間が短縮される。
またパリティエラーが発生しても、すなわち誤ったデー
タであっても、そのライトされたデータがシリアルデー
タに変換される前に、アボートパターンが出力されるた
め、誤ったデータを送出することばない。
タであっても、そのライトされたデータがシリアルデー
タに変換される前に、アボートパターンが出力されるた
め、誤ったデータを送出することばない。
以上述べてきたように、本発明によれば、掻めで簡易な
構成でＤＭＡ転送時間を短縮することができ、実用的に
は極めて有用である。
構成でＤＭＡ転送時間を短縮することができ、実用的に
は極めて有用である。
第１図は本発明にか＼る通信制御装置の１実施例を示す
ブロック図、第２図は第１図の装置におけるフレームの
構成図、第３図は第１図の装置の通信制御回路の動作説
明、第４図は本発明の実施例の動作を説明するタイミン
グチャート、第５図は従来の装置の動作を説明するタイ
ミングチャートをそれぞれ示す。 図において１はＤＭＡ転送制御回路、２はメモリ、３は
通信制御コ「回路、４はパリティエラー検出回路、５は
アボートパターン発生回路をそれぞれ示す。
ブロック図、第２図は第１図の装置におけるフレームの
構成図、第３図は第１図の装置の通信制御回路の動作説
明、第４図は本発明の実施例の動作を説明するタイミン
グチャート、第５図は従来の装置の動作を説明するタイ
ミングチャートをそれぞれ示す。 図において１はＤＭＡ転送制御回路、２はメモリ、３は
通信制御コ「回路、４はパリティエラー検出回路、５は
アボートパターン発生回路をそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 ＨＤＬＣ（Ｈｉｇｈ Ｌｅｖｅｌ ｄａｔａ Ｌｉｎｋ
Ｃｏｎｔｒｏｌ）手順の通信を可能とする通信制御回
路と、パリテイビット付メモリと、前記通信制御回路と
前記メモリ間のデータ転送を制御するＤＭＡ（Ｄｉｒｅ
ｃｔ ｍｅｍｏｒｙａｃｃｅｓｓ）転送制御回路を備え
た通信制御装置において、 前記通信制御回路にパリティーエラー信号を受けてアボ
ートパターンを発生する回路を設け、パリティーエラー
を前記ＤＭＡ転送制御回路より前記通信制御回路にライ
ト信号を出力後に検出し、パリテイエラーが検出された
ときは前記アボートパターンを発生させてそのフレーム
を無効とするようにしたことを特徴とする通信制御装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61165493A JPS6323445A (ja) | 1986-07-16 | 1986-07-16 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61165493A JPS6323445A (ja) | 1986-07-16 | 1986-07-16 | 通信制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6323445A true JPS6323445A (ja) | 1988-01-30 |
| JPH0375104B2 JPH0375104B2 (ja) | 1991-11-29 |
Family
ID=15813446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61165493A Granted JPS6323445A (ja) | 1986-07-16 | 1986-07-16 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6323445A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02161856A (ja) * | 1988-12-15 | 1990-06-21 | Nippon Telegr & Teleph Corp <Ntt> | 通信制御装置 |
| GB2336464A (en) * | 1998-04-15 | 1999-10-20 | Samsung Electronics Co Ltd | Detecting defects in hard disk drives |
-
1986
- 1986-07-16 JP JP61165493A patent/JPS6323445A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02161856A (ja) * | 1988-12-15 | 1990-06-21 | Nippon Telegr & Teleph Corp <Ntt> | 通信制御装置 |
| GB2336464A (en) * | 1998-04-15 | 1999-10-20 | Samsung Electronics Co Ltd | Detecting defects in hard disk drives |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0375104B2 (ja) | 1991-11-29 |
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