JPS603226B2 - マイクロコンピユ−タシステム - Google Patents
マイクロコンピユ−タシステムInfo
- Publication number
- JPS603226B2 JPS603226B2 JP55108224A JP10822480A JPS603226B2 JP S603226 B2 JPS603226 B2 JP S603226B2 JP 55108224 A JP55108224 A JP 55108224A JP 10822480 A JP10822480 A JP 10822480A JP S603226 B2 JPS603226 B2 JP S603226B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- address
- output port
- program
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/52—Program synchronisation; Mutual exclusion, e.g. by means of semaphores
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】
本発明は、マイクロコンピュータシステムに関し、とく
にその信号出力方式に関するものである。
にその信号出力方式に関するものである。
最近、機器装置の低価格、小型、高信頼性の要求に対し
てマイクロコンピュータの利用が活発化してきており、
それに伴なし、マイクロコンピュータに対して基本性能
以上の要求が出されるようになった。
てマイクロコンピュータの利用が活発化してきており、
それに伴なし、マイクロコンピュータに対して基本性能
以上の要求が出されるようになった。
特にスピード、入出力ボート数、複数出力信号の同期性
といった要求については、マイクロプロセサの致命的な
部分で、いかんともしがたい状態であった。例えば第１
図のような従来例において、４ビツト出力信号を８ビッ
トに拡張する場合は外部にラツチ回路を設け、ラツチ信
号として余分に２ビットの出力ボートを必要とし、さら
に出力完了時間までに４倍以上の時間がかかり、２つの
ラッチ回路では出力の同期性が保証できないといった欠
点があった。
といった要求については、マイクロプロセサの致命的な
部分で、いかんともしがたい状態であった。例えば第１
図のような従来例において、４ビツト出力信号を８ビッ
トに拡張する場合は外部にラツチ回路を設け、ラツチ信
号として余分に２ビットの出力ボートを必要とし、さら
に出力完了時間までに４倍以上の時間がかかり、２つの
ラッチ回路では出力の同期性が保証できないといった欠
点があった。
本発明は、かかる問題点を解決すべく、従来の回路に２
〜３の回路を追加するだけで、ある状態検出から応答出
力までの所要時間の短縮、出力ポ−ト数の拡張とその同
期性を実現した。
〜３の回路を追加するだけで、ある状態検出から応答出
力までの所要時間の短縮、出力ポ−ト数の拡張とその同
期性を実現した。
以下に第２図ないし第４図を参照して、本発明の一実施
例について説明する。
例について説明する。
第２図は、本発明のマイクロコンピュータシステムのブ
ロック図である。
ロック図である。
まずマイクロプロセサとしては、外部にプログラムメモ
リを有し、プログラムアクセスのためのアドレスバス、
データバスと、入出力ボートが分離独立し、出力ボート
は４ビットパラレル、プログラムは１ワード＝８ビット
構成とし、外部プログラム領域はＰＲＯＭ（ＩＫ×８ビ
ット）とし、ＰＲＯＭの残余部（アドレスのＸ′餌８〜
Ｘ′兜Ｆ）が、テーブル領域として利用できるものとす
る。
リを有し、プログラムアクセスのためのアドレスバス、
データバスと、入出力ボートが分離独立し、出力ボート
は４ビットパラレル、プログラムは１ワード＝８ビット
構成とし、外部プログラム領域はＰＲＯＭ（ＩＫ×８ビ
ット）とし、ＰＲＯＭの残余部（アドレスのＸ′餌８〜
Ｘ′兜Ｆ）が、テーブル領域として利用できるものとす
る。
また、今対象としている出力ボートは、８ビットの信号
で、その８本の状態孫且合せは、８通りしかなく、その
ＯＮ，ＯＦＦについては、同時性が要求されているもの
とする。またＣＰＵは第４図のように１命令サイクルの
間に、アドレス出力、命令取込解読、命令実行を行なう
ものとする。クロック信号作成回路２はフリツプフロッ
プからなり、ＣＰＵクロック信号ｅがＨｉ餌のときクリ
アされ、信号ｄ（出力ボートＥの最上位ビットＥ３）の
立上りでセットされる。
で、その８本の状態孫且合せは、８通りしかなく、その
ＯＮ，ＯＦＦについては、同時性が要求されているもの
とする。またＣＰＵは第４図のように１命令サイクルの
間に、アドレス出力、命令取込解読、命令実行を行なう
ものとする。クロック信号作成回路２はフリツプフロッ
プからなり、ＣＰＵクロック信号ｅがＨｉ餌のときクリ
アされ、信号ｄ（出力ボートＥの最上位ビットＥ３）の
立上りでセットされる。
その出力クロツク信号ｆはＰＲＯＭアドレス切換回路３
とラツチ回路５へ供給される。ＰＲＯＭアドレス切換回
路３は前記クロック信号ｆにより、マイクロプロセッサ
ーからの正常アドレスａ（１０ビット）と出力ポ−トＥ
から出されたＰＲＯＭ内テーブル領域アドレスｂ（出力
ボートＥの下位３ビットＥＯ〜Ｅ２）を切換えて、ＰＲ
ＯＭアドレスｃを出力する。プログラム記憶用ＰＲＯＭ
４は、プログラム領域（ＩＫ×８ビット）を有し、通常
は最終の数バイト〜数十バイトは未使用のまま残ってい
る。その未使用の領域の部分（アドレスのＸ′が８〜Ｘ
′蛇Ｆ）をテーブル領域として使用する。ラッチ回路５
は、クロック信号作成回路２の出力信号ｆによってデー
タバスの情報ｇをラッチし、ＯＵＴＯ〜ＯＵＴ７として
出力する。今、外部割込の発生に応じて即座に制御出力
ＯＵＴＯ〜ＯＵＴ７の状態を同時に変化させる必要が生
じた場合、マイクロプロセッサー（ＣＰＵ）のある出力
ボートＥからＥＯ〜Ｅ３＝‘‘１１１ｒなるテーブル領
域アドレス信号を出力する。
とラツチ回路５へ供給される。ＰＲＯＭアドレス切換回
路３は前記クロック信号ｆにより、マイクロプロセッサ
ーからの正常アドレスａ（１０ビット）と出力ポ−トＥ
から出されたＰＲＯＭ内テーブル領域アドレスｂ（出力
ボートＥの下位３ビットＥＯ〜Ｅ２）を切換えて、ＰＲ
ＯＭアドレスｃを出力する。プログラム記憶用ＰＲＯＭ
４は、プログラム領域（ＩＫ×８ビット）を有し、通常
は最終の数バイト〜数十バイトは未使用のまま残ってい
る。その未使用の領域の部分（アドレスのＸ′が８〜Ｘ
′蛇Ｆ）をテーブル領域として使用する。ラッチ回路５
は、クロック信号作成回路２の出力信号ｆによってデー
タバスの情報ｇをラッチし、ＯＵＴＯ〜ＯＵＴ７として
出力する。今、外部割込の発生に応じて即座に制御出力
ＯＵＴＯ〜ＯＵＴ７の状態を同時に変化させる必要が生
じた場合、マイクロプロセッサー（ＣＰＵ）のある出力
ボートＥからＥＯ〜Ｅ３＝‘‘１１１ｒなるテーブル領
域アドレス信号を出力する。
そうすると第４図のように信号ｄ（Ｅ３）がＨｉｇｈと
なることによってクロック信号発生回路２のフリップフ
ロップの出力ｆがＨｉｇｈとなり、アドレス切換回路（
第３図）によりＥＯ〜Ｅ２がアドレスバスａの下３ビッ
トに置換され、４ビット目以上は“１”となり、ＰＲＯ
ＭのＸ′兜Ｆがアドレスされ、データバスｇにその内容
“１０００１１１０１’１が出力される。その時にクロ
ック信号ｆ（ＣＬＫ）＝Ｈｉｇｈにより、ラツチ回路５
に前記データバスｇの内容がラツチされ、ＯＵＴＯ〜Ｏ
ＵＴ７として出力される。そしてこれらの条件は、次に
ＣＰＵクロツク信号ｅがＨｉ軸となり信号ｆがリセット
されることにより、次の命令が正常に実行される。なお
信号ｄ（Ｅ３）は、次にＯＵＴＯ〜ＯＵＴ７の状態を変
えるまでに一度、Ｌｏｗにしておく必要がある。なおま
た、マイクロプロセサによっては、特定のボート出力時
に、外部ラッチ用のパルス信号が出力されるものもある
が、その場合には、その出力ボートの４ビットが、ＰＲ
ＯＭのテーブル領域のアクセスにフルに使用でき、１６
重りまでの出力状態が選択でき、クロック信号作成回路
２は省略できる。本発明は、以上の構成により、マイク
ロコンピュータの出力応答時間の短縮、出力信号の同期
性、出力ボートの拡張、残余メモリの有効利用等を図る
ことができる。
なることによってクロック信号発生回路２のフリップフ
ロップの出力ｆがＨｉｇｈとなり、アドレス切換回路（
第３図）によりＥＯ〜Ｅ２がアドレスバスａの下３ビッ
トに置換され、４ビット目以上は“１”となり、ＰＲＯ
ＭのＸ′兜Ｆがアドレスされ、データバスｇにその内容
“１０００１１１０１’１が出力される。その時にクロ
ック信号ｆ（ＣＬＫ）＝Ｈｉｇｈにより、ラツチ回路５
に前記データバスｇの内容がラツチされ、ＯＵＴＯ〜Ｏ
ＵＴ７として出力される。そしてこれらの条件は、次に
ＣＰＵクロツク信号ｅがＨｉ軸となり信号ｆがリセット
されることにより、次の命令が正常に実行される。なお
信号ｄ（Ｅ３）は、次にＯＵＴＯ〜ＯＵＴ７の状態を変
えるまでに一度、Ｌｏｗにしておく必要がある。なおま
た、マイクロプロセサによっては、特定のボート出力時
に、外部ラッチ用のパルス信号が出力されるものもある
が、その場合には、その出力ボートの４ビットが、ＰＲ
ＯＭのテーブル領域のアクセスにフルに使用でき、１６
重りまでの出力状態が選択でき、クロック信号作成回路
２は省略できる。本発明は、以上の構成により、マイク
ロコンピュータの出力応答時間の短縮、出力信号の同期
性、出力ボートの拡張、残余メモリの有効利用等を図る
ことができる。
第１図はラッチ回路２つを使って、４ビット出力信号を
８ビット出力信号に拡張している従来例、第２図は本発
明の一実施例のマイクロコンピュータシステムのブロッ
ク図、第３図は第２図のアドレス切換回路３を示す図、
第４図は第２図の実施例のタイミングチャートを示す図
である。 １・・・マイクロプロセッサ（ＣＰＵ）、２．・．クロ
ツク信号作成回路、３・・・ＰＲＯＭアドレス切換回路
、４・・・プログラム記憶用ＰＲＯＭ、５・・・ラッチ
回路。 第１図第２図 第４図 第３図
８ビット出力信号に拡張している従来例、第２図は本発
明の一実施例のマイクロコンピュータシステムのブロッ
ク図、第３図は第２図のアドレス切換回路３を示す図、
第４図は第２図の実施例のタイミングチャートを示す図
である。 １・・・マイクロプロセッサ（ＣＰＵ）、２．・．クロ
ツク信号作成回路、３・・・ＰＲＯＭアドレス切換回路
、４・・・プログラム記憶用ＰＲＯＭ、５・・・ラッチ
回路。 第１図第２図 第４図 第３図
Claims (1)
- １ 中央処理装置ＣＰＵと別個に外部プログラムメモリ
を有し、プログラムアクセスのためのアドレスバス、デ
ータバス、および入出力ポートが分離独立したマイクロ
コンピユータシステムにおいて、前記プログラムメモリ
は、プログラム領域のほかに、プログラム領域として使
用しない残余部分に、ＣＰＵの出力ポートの並列ビツト
数よりも多いビツト数の情報であって同じタイミングで
出力する必要のあるものを記憶するテーブル領域を設け
るとともに、そのテーブル領域のアクセスが必要な際に
ＣＰＵの出力ポートから出力するアドレス情報によって
テーブル領域をアクセスするためのアドレス切換回路と
、その時のデータバスの情報をラツチするラツチ回路と
を設けたことを特徴とするマイクロコンピユータシステ
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55108224A JPS603226B2 (ja) | 1980-08-08 | 1980-08-08 | マイクロコンピユ−タシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55108224A JPS603226B2 (ja) | 1980-08-08 | 1980-08-08 | マイクロコンピユ−タシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5734262A JPS5734262A (en) | 1982-02-24 |
| JPS603226B2 true JPS603226B2 (ja) | 1985-01-26 |
Family
ID=14479187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55108224A Expired JPS603226B2 (ja) | 1980-08-08 | 1980-08-08 | マイクロコンピユ−タシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS603226B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0414726U (ja) * | 1990-05-23 | 1992-02-06 |
-
1980
- 1980-08-08 JP JP55108224A patent/JPS603226B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0414726U (ja) * | 1990-05-23 | 1992-02-06 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5734262A (en) | 1982-02-24 |
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