JPS6033306B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6033306B2 JPS6033306B2 JP463179A JP463179A JPS6033306B2 JP S6033306 B2 JPS6033306 B2 JP S6033306B2 JP 463179 A JP463179 A JP 463179A JP 463179 A JP463179 A JP 463179A JP S6033306 B2 JPS6033306 B2 JP S6033306B2
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- JP
- Japan
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- pattern
- lift
- metal film
- photoresist
- film
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- Expired
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Weting (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法において、リフトオフ法
による電極金属膜の形成方法に関するものである。
による電極金属膜の形成方法に関するものである。
リフトオフ法というのは、写真製版技術において、微小
金属膜パターン又は絶縁膜パターンを形成する上で、特
にサブミクロンオーダのパターンを精度良く得る実用的
な方法である。
金属膜パターン又は絶縁膜パターンを形成する上で、特
にサブミクロンオーダのパターンを精度良く得る実用的
な方法である。
第１図を用いてこの方法について説明する。
同図ａにおいて、１は半導体基板で、２はスベーサとし
ての作用をするフオトレジスト膜である。場合によって
は、この膜厚を増やすために、フオトレジストに加えて
酸化膜（例えばＳｉ０２）を用いる場合もある。図ｂは
基板１の全面に、パターニングする材料例えば金属膜を
蒸着した状態を示している。
ての作用をするフオトレジスト膜である。場合によって
は、この膜厚を増やすために、フオトレジストに加えて
酸化膜（例えばＳｉ０２）を用いる場合もある。図ｂは
基板１の全面に、パターニングする材料例えば金属膜を
蒸着した状態を示している。
図ｃはリフトオフ後の金属膜パターンを示している。こ
の場合、フオトレジスト膜２、及び金属膜３の厚みａ，
ｂには実用上制約があり、ｂ羊ａ でないとパターニングが良好にできない。
の場合、フオトレジスト膜２、及び金属膜３の厚みａ，
ｂには実用上制約があり、ｂ羊ａ でないとパターニングが良好にできない。
一方、フオトレジスト膜２の種類として、サブミクロン
パターンの場合、解像度のすぐれたポジタィプフオトレ
ジスタ（商品名ＡＺ−１３５０）が専ら使われているの
が現状で、その膜厚ａは０．２５〜０．４０山ｍである
。
パターンの場合、解像度のすぐれたポジタィプフオトレ
ジスタ（商品名ＡＺ−１３５０）が専ら使われているの
が現状で、その膜厚ａは０．２５〜０．４０山ｍである
。
これより厚ければ解像度が悪くなる傾向がある。したが
って、パターニングされる金属膜厚ｂは０．１〜０．２
ｒｍ程度である。
って、パターニングされる金属膜厚ｂは０．１〜０．２
ｒｍ程度である。
これを例えばＦＥＴのゲート作製に応用した場合、ゲー
ト長１仏ｍ，中３０仏ｍ，材質ＡＩを使うと、ゲ−ト抵
抗は約４００となる。これを下げることがＦＥＴデバイ
スのキーポイントである。本発明は例えば上述したゲー
ト抵抗を低減するために、金属膜厚を増やす新しい方法
を提案するものである。
ト長１仏ｍ，中３０仏ｍ，材質ＡＩを使うと、ゲ−ト抵
抗は約４００となる。これを下げることがＦＥＴデバイ
スのキーポイントである。本発明は例えば上述したゲー
ト抵抗を低減するために、金属膜厚を増やす新しい方法
を提案するものである。
次に、第２図を用いて本発明を詳細に説明する。
第２図ａは従来方法の第１図ｂにおいて、リフトオフし
ないで、さらにフオトレジストパターン２１を重ね合わ
せたものである。
ないで、さらにフオトレジストパターン２１を重ね合わ
せたものである。
さらに、図ｂは再び金属膜３１を全面蒸着した状態を示
している。しかるのち、リフトオフすると図ｃの様に厚
みの増した金属パターンが得られる。以上のべた方法が
、同一パターンのリフトオフを２回繰り返す方法と根本
的に異なるのは、第１層のフオトレジスト２をリフトオ
フしないで第２層のフオトレジスト２１を形成するため
、半導体と接する部分のパターンがくずれないというこ
とである。つまり、従来の“２回りフトオフ法”はマス
ク合わせの精度を考慮に入れると、２回目の金属膜３１
が１回目の金属膜２１よりはみ出してパターンが太るこ
とは避けられない。ところがこの発明による方法はこの
様な可能性は全くない特徴がある。また、マスク合せが
多少ずれても、第１回目のパターンに第２回目のパター
ンが半分もしくは１′３以上重なっておればリフトオフ
は可能である。以上述べたように、本発明方法によって
半導体に接するパターン形状を変えることなく膜厚の厚
し、パターンのリフトオフが可能となって、特にＦＥＴ
のゲート電極作成には大きな効果を発揮する。尚、本発
明はフオトレジスト以外のスベーサ及び金属膜以外の薄
膜材料のパターニングにも適用できることはいうまでも
なく、これらの厚み、形成条件は適宜決め得るものであ
る。
している。しかるのち、リフトオフすると図ｃの様に厚
みの増した金属パターンが得られる。以上のべた方法が
、同一パターンのリフトオフを２回繰り返す方法と根本
的に異なるのは、第１層のフオトレジスト２をリフトオ
フしないで第２層のフオトレジスト２１を形成するため
、半導体と接する部分のパターンがくずれないというこ
とである。つまり、従来の“２回りフトオフ法”はマス
ク合わせの精度を考慮に入れると、２回目の金属膜３１
が１回目の金属膜２１よりはみ出してパターンが太るこ
とは避けられない。ところがこの発明による方法はこの
様な可能性は全くない特徴がある。また、マスク合せが
多少ずれても、第１回目のパターンに第２回目のパター
ンが半分もしくは１′３以上重なっておればリフトオフ
は可能である。以上述べたように、本発明方法によって
半導体に接するパターン形状を変えることなく膜厚の厚
し、パターンのリフトオフが可能となって、特にＦＥＴ
のゲート電極作成には大きな効果を発揮する。尚、本発
明はフオトレジスト以外のスベーサ及び金属膜以外の薄
膜材料のパターニングにも適用できることはいうまでも
なく、これらの厚み、形成条件は適宜決め得るものであ
る。
また、この方法を２回以上重ねるリフトオフ法にも、こ
の発明は同様の原理で適用できることは明らかである。
の発明は同様の原理で適用できることは明らかである。
第１図ａ〜ｃは従来のリフトオフ法を説明するための図
、第２図ａ〜ｃは本発明一実施例によるリフトオフ法を
説明するための図である。 図中、１は半導体基板、２はフオトレジスト、３は金属
膜、２１，３１は２層目のフオトレジスト，金属膜を示
す。尚、各図中同一符号は同一または相当部分を示す。
第１図 第２図
、第２図ａ〜ｃは本発明一実施例によるリフトオフ法を
説明するための図である。 図中、１は半導体基板、２はフオトレジスト、３は金属
膜、２１，３１は２層目のフオトレジスト，金属膜を示
す。尚、各図中同一符号は同一または相当部分を示す。
第１図 第２図
Claims (1)
- １ 半導体表面にパターニングされた第１層目スペーサ
層の上に加工されるべき薄膜材料を全面に成膜したのち
、スペーサを除去することなくさらに第１層目と同一パ
ターンの第２層目スペーサ層を重ね合わせてパターニン
グし、再び加工されるべき薄膜材料を成膜したのち、第
１層，第２層スペーサを同時に除去することによつて、
被加工薄膜の重ね合わされたパターンを形成することを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP463179A JPS6033306B2 (ja) | 1979-01-17 | 1979-01-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP463179A JPS6033306B2 (ja) | 1979-01-17 | 1979-01-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5596654A JPS5596654A (en) | 1980-07-23 |
| JPS6033306B2 true JPS6033306B2 (ja) | 1985-08-02 |
Family
ID=11589359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP463179A Expired JPS6033306B2 (ja) | 1979-01-17 | 1979-01-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6033306B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56130929A (en) * | 1980-03-17 | 1981-10-14 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
-
1979
- 1979-01-17 JP JP463179A patent/JPS6033306B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5596654A (en) | 1980-07-23 |
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