JPS6033635A - パイプライン制御方式 - Google Patents
パイプライン制御方式Info
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- JPS6033635A JPS6033635A JP14337183A JP14337183A JPS6033635A JP S6033635 A JPS6033635 A JP S6033635A JP 14337183 A JP14337183 A JP 14337183A JP 14337183 A JP14337183 A JP 14337183A JP S6033635 A JPS6033635 A JP S6033635A
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- JP
- Japan
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- instruction
- stage
- processing
- timing
- execution
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines
- G06F9/3869—Implementation aspects, e.g. pipeline latches; pipeline synchronisation and clocking
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
不発明は、複数の命令を並列に実行するデータ処理装置
のパイプライン制御方式に関する。
のパイプライン制御方式に関する。
マイクロコンピュータの如きデータ処理装置ニおいては
、処理速度の高速化を達成するために。
、処理速度の高速化を達成するために。
動作クロ、りを品める方法と、内部の制御方式を改善す
る方法の２７１１１りの手段がとられている。このうち
、動作クロックを高める方法は、デノくイス技術に大き
く依存【７デバイス技術の改善に伴なってせいぜい１０
％程度の高速化が達成させるにとどまる。このため性能
を抜本的に改＠する場合にはパイプライン制御などの新
しい内部の開側ｊ方式を採用して対応している。
る方法の２７１１１りの手段がとられている。このうち
、動作クロックを高める方法は、デノくイス技術に大き
く依存【７デバイス技術の改善に伴なってせいぜい１０
％程度の高速化が達成させるにとどまる。このため性能
を抜本的に改＠する場合にはパイプライン制御などの新
しい内部の開側ｊ方式を採用して対応している。
パイプラインＨｉｌｌ ｌ１１４１方式では、１つの命
令の実行で行なわれる一連の処理をいくつかの基本処理
に分割し、これらの基本処理毎にそれぞれの処理を逐行
するのに盛装な専用ハードウェア全備えた腹数個の機能
ユニット全用意する。これらの機能ユニットヲ処理順序
に従って連続的に動作させる事により、全体の処理速度
の向上をはかるもので。
令の実行で行なわれる一連の処理をいくつかの基本処理
に分割し、これらの基本処理毎にそれぞれの処理を逐行
するのに盛装な専用ハードウェア全備えた腹数個の機能
ユニット全用意する。これらの機能ユニットヲ処理順序
に従って連続的に動作させる事により、全体の処理速度
の向上をはかるもので。
処理速反り向上によく使われている方法である。
従来使用されているパイプライン制御方式を説明する。
ｌず第１図のブロック図において５本従来例における中
央処理装＠（以下、ＣＩ）Ｕという・）が持つ３個の機
能ユニットの機能？：説明４−る。バスインタフェース
部１−１はメモリから命令コードの胱出しや、データの
書込み読出しを行ない。
央処理装＠（以下、ＣＩ）Ｕという・）が持つ３個の機
能ユニットの機能？：説明４−る。バスインタフェース
部１−１はメモリから命令コードの胱出しや、データの
書込み読出しを行ない。
オペランドアドレス計算部１−２はメモリ参照時。
メモリのアドレス修飾を行ない、実行部１−３は各イ■
の転送、演算処理′ｆ：行なう。
の転送、演算処理′ｆ：行なう。
第２図は、第１図に示した３個の機能ユニットからイＩ
′１城されるＣＰＵのメモリ間Ｃ１Ｊ度算命令の動作図
である。これは、１つの命令の実行に際し。
′１城されるＣＰＵのメモリ間Ｃ１Ｊ度算命令の動作図
である。これは、１つの命令の実行に際し。
各機能ユニットがどのように使われてゆくがをあらかし
め定められた時間単位（以下、ステージという。）に時
間を追って示したもので、各ステージの長さは固定さＪ
′１．ている。すなわち、各機能ユニットｉｄ以下の順
序でＪン［定の動作を行う。
め定められた時間単位（以下、ステージという。）に時
間を追って示したもので、各ステージの長さは固定さＪ
′１．ている。すなわち、各機能ユニットｉｄ以下の順
序でＪン［定の動作を行う。
ＴＡＩの最初のステージの期間；バスインタフェース部
１−１で命令コードの読出しを行なう・ＴＡ２の２番目
のステージの期間；実行部３．−３で命令の解読を行う
。
１−１で命令コードの読出しを行なう・ＴＡ２の２番目
のステージの期間；実行部３．−３で命令の解読を行う
。
Ｔλ３０３番目のステージの期間；オペランドアドレス
計算部１−２でメモリ参照時のアドレス修飾を行なう。
計算部１−２でメモリ参照時のアドレス修飾を行なう。
１人４の４番目のステージの期間；バスインタフェース
部１−１において、メモリからのデータの読出しを行な
う。
部１−１において、メモリからのデータの読出しを行な
う。
ＴＡ５の５番目のステージの期間；実行部１−３で演算
処理を行なう。
処理を行なう。
ＴＡ６の６番目のステージの期間；バスインタフェース
部１−１で、訊算結果全メモリへ格納する・本従来例で
説明するＣＰＵは、他１（も多くの命令を持ち様々な処
理が可能であるが、１つの命令に対して機能ユニットが
使われる順序はどれも等しく、従って、すべての命令は
、２８２図の動作図に示す通ｖｖｃ各機能ユニットが使
わｈ処理が進められる。
部１−１で、訊算結果全メモリへ格納する・本従来例で
説明するＣＰＵは、他１（も多くの命令を持ち様々な処
理が可能であるが、１つの命令に対して機能ユニットが
使われる順序はどれも等しく、従って、すべての命令は
、２８２図の動作図に示す通ｖｖｃ各機能ユニットが使
わｈ処理が進められる。
次に第２図の動作図ｅこ示す様な６個のステージから構
成される動作図を持つ命令をパイプライン制御で処理す
るときの制御方法を説明する。
成される動作図を持つ命令をパイプライン制御で処理す
るときの制御方法を説明する。
命令の処理を７１１２１７式に進める際に問題になるの
は、１つの命令を実行中に次の６令の実行を開始するタ
イミングである。
は、１つの命令を実行中に次の６令の実行を開始するタ
イミングである。
第３図（ａ）〜（ｆ）の動作図は、１つの命令の実行中
に次の命令を開始するステージ毎の各ユニットの動作状
態を示したものである。この第３図（ａｌ〜（ｆ）の動
作図に示す通り、Ｂの命令を実＜Ｊ中に、第３図（ｂ）
に示すタイミングで次のＮ命令を開始ツーると。
に次の命令を開始するステージ毎の各ユニットの動作状
態を示したものである。この第３図（ａｌ〜（ｆ）の動
作図に示す通り、Ｂの命令を実＜Ｊ中に、第３図（ｂ）
に示すタイミングで次のＮ命令を開始ツーると。
バスインタフェース部１−１の１１’、、６リステージ
で。
で。
又、第３図（Ｃ）に示すタイミングでは、バスインタフ
ェース部１−１のＴＢ４ ステージとツコ行坩ｔ ］
−３ノｌ１１８５ステージで、又、第３図（ｅ）に不す
タイミングでは、バスインタフェース部１−１のＩｌｌ
Ｂ６のステージで、それぞれ命令Ａにおける処理と命
令Ｂにおける処理が衝突する。
ェース部１−１のＴＢ４ ステージとツコ行坩ｔ ］
−３ノｌ１１８５ステージで、又、第３図（ｅ）に不す
タイミングでは、バスインタフェース部１−１のＩｌｌ
Ｂ６のステージで、それぞれ命令Ａにおける処理と命
令Ｂにおける処理が衝突する。
第４図の衝突図は、第３図ｆａ）から第３図（ｆ）に示
した次の命令の各起動タイミングに対応して命令の実行
中に機能ユニット内で衝突が発生するかどうかを示した
ものである。衝突図のも列は次の命令の開始タイミング
を示し１表内のＯはそのタイミングで次の命令全開始し
ても衝突がなく、パイプライン動作が正常に維持される
事′ｆ：、１はそのタイミングで天の命令全開始したら
必らず機能ユニット内で、前の命令と次の命令の処理が
衝突ｈパイプラインの正常動作が継続できない事を表わ
している。
した次の命令の各起動タイミングに対応して命令の実行
中に機能ユニット内で衝突が発生するかどうかを示した
ものである。衝突図のも列は次の命令の開始タイミング
を示し１表内のＯはそのタイミングで次の命令全開始し
ても衝突がなく、パイプライン動作が正常に維持される
事′ｆ：、１はそのタイミングで天の命令全開始したら
必らず機能ユニット内で、前の命令と次の命令の処理が
衝突ｈパイプラインの正常動作が継続できない事を表わ
している。
不従来例の第４図の衝突図では１つの命令の実行中ｔＡ
１． ’Ａ４． ｔＡ６のタイミングで、次の命令を開
始すれば衝突はないが、を人２． ｔＡ３． ｔＡ５で
は衝突が発生する。この’ｇＲｉ突図に基づいて、パイ
プライン制御で最も重要な次の命令の開始タイミングが
決定される。
１． ’Ａ４． ｔＡ６のタイミングで、次の命令を開
始すれば衝突はないが、を人２． ｔＡ３． ｔＡ５で
は衝突が発生する。この’ｇＲｉ突図に基づいて、パイ
プライン制御で最も重要な次の命令の開始タイミングが
決定される。
次に第５図に７ドフ“パイプライン制御回路のブロック
図で、１′にの命令の開始タイミングを決定するハード
ウェア構成及び動作を説明する・レジスタ５−１−０か
らレジスタ５−１−５は。
図で、１′にの命令の開始タイミングを決定するハード
ウェア構成及び動作を説明する・レジスタ５−１−０か
らレジスタ５−１−５は。
第４図の衝突図に示したパイプライン処理中に衝突が発
生するかと９かのデータ全保持する。この６個のレジス
タ５−１−５からレジスタ５−１−〇でシフトレジスタ
５ ”−１ｆｉ”構成する。
生するかと９かのデータ全保持する。この６個のレジス
タ５−１−５からレジスタ５−１−〇でシフトレジスタ
５ ”−１ｆｉ”構成する。
シフトクロック５−２は各ステージにおける処理が終了
する毎にアクティブになりシフトレジスタ５−１円のデ
ータを左シフトする。シフトレジスタ５−１の最終出力
であるレジスタ５−１−５の出力は命令開始信号５−３
で、パイプライン制御における次の命令σノ開始全制御
する。０°′ならば次の命令を起動し１ｎならば起動し
ない。
する毎にアクティブになりシフトレジスタ５−１円のデ
ータを左シフトする。シフトレジスタ５−１の最終出力
であるレジスタ５−１−５の出力は命令開始信号５−３
で、パイプライン制御における次の命令σノ開始全制御
する。０°′ならば次の命令を起動し１ｎならば起動し
ない。
初期衝突データ発生回路５−４は１次の命令が開始され
たときに、シフトレジスタ５−１円のデータを補正する
のに使用される１組みゲート５−５は、命令開始信号５
−３の制御でシフトレジスタ５−１内の次の段のレジス
タへ入力するデータを選択するも（／Ｊで、命令開始１
６号５−３が０”ならば、シフトレジスタ５−１内の各
レジスタのデータと初期衝突データ発生（ロ）路５−４
の対応するビットの論理和が次段のレジスタに入力する
。１”ならば、各レジスタ内のデータが単純に次段のレ
ジスタに入力する・ 第６図の動作図は、第５図のレジスタ５−１−５からレ
ジスタ５−１−０までのレジスタで構成されるシフトレ
ジスタ５−１のデータ保持状態をステージ毎に表わした
ものである。初期状態では、レフトレジスタ５−１内に
は、第４図の衝突図に示されりＯ″、″ｌ”、′１″、
″ｌ Ｑ ！＋ 、１”、０”がこの順に格納されてい
る。最初の命令が実行されると、その最初の第１ステー
ジで、シフトレジスタ５−１の最終出力である命令開始
信号５−３の状態をチェックする。この信号の状態が０
°′なりで、次の第２ステージで、（Ｋ命令をただちに
開始する。同時に新しく命令が開始された事により衝突
図の補正が必要となり１組みゲート５−５の制御で初期
衝突データ発生回路５−４で補正された衝突データが左
シフトされ、これにより、シフトレジスタ５−１の内容
は、第６図の第２ステージに示すデータとなる。第２ス
テージ内でｒｌ＋び。
たときに、シフトレジスタ５−１円のデータを補正する
のに使用される１組みゲート５−５は、命令開始信号５
−３の制御でシフトレジスタ５−１内の次の段のレジス
タへ入力するデータを選択するも（／Ｊで、命令開始１
６号５−３が０”ならば、シフトレジスタ５−１内の各
レジスタのデータと初期衝突データ発生（ロ）路５−４
の対応するビットの論理和が次段のレジスタに入力する
。１”ならば、各レジスタ内のデータが単純に次段のレ
ジスタに入力する・ 第６図の動作図は、第５図のレジスタ５−１−５からレ
ジスタ５−１−０までのレジスタで構成されるシフトレ
ジスタ５−１のデータ保持状態をステージ毎に表わした
ものである。初期状態では、レフトレジスタ５−１内に
は、第４図の衝突図に示されりＯ″、″ｌ”、′１″、
″ｌ Ｑ ！＋ 、１”、０”がこの順に格納されてい
る。最初の命令が実行されると、その最初の第１ステー
ジで、シフトレジスタ５−１の最終出力である命令開始
信号５−３の状態をチェックする。この信号の状態が０
°′なりで、次の第２ステージで、（Ｋ命令をただちに
開始する。同時に新しく命令が開始された事により衝突
図の補正が必要となり１組みゲート５−５の制御で初期
衝突データ発生回路５−４で補正された衝突データが左
シフトされ、これにより、シフトレジスタ５−１の内容
は、第６図の第２ステージに示すデータとなる。第２ス
テージ内でｒｌ＋び。
命令開始信号５−３の状態をチェ、７りする。今度は”
１”なので、次の第３ステージは＋ａ、ｒ ３の命令の
起動はしない。又１組みゲート５−５の制御で、シフト
レジスタ５−１内で単純にデータの左シフトを行なう。
１”なので、次の第３ステージは＋ａ、ｒ ３の命令の
起動はしない。又１組みゲート５−５の制御で、シフト
レジスタ５−１内で単純にデータの左シフトを行なう。
以下同様に、各ステージの期間で命令開始１ｄ号５−：
うの状態をチェックし、上に記した処人里をくりかえす
。
うの状態をチェックし、上に記した処人里をくりかえす
。
以上説明した通り、促米のパイプライン制御方式は凌雑
な制御アルゴリズムに基づいた特殊な制御回ｌ！！６全
使用している。
な制御アルゴリズムに基づいた特殊な制御回ｌ！！６全
使用している。
ＣＰＴＪが持つナベての命令のステージ毎の各機能ユニ
、Ｖトの処理手順を、すべて同一としてすべての命令が
同一の動作Ｉｎ持つため、レジスタ間転送といった簡単
な命令からメモリ間のｅｉ、算の様な葭雑な命令を持つ
データ処理裟１６．へは応用が難しいという第１ｑ）大
きな欠点がある。
、Ｖトの処理手順を、すべて同一としてすべての命令が
同一の動作Ｉｎ持つため、レジスタ間転送といった簡単
な命令からメモリ間のｅｉ、算の様な葭雑な命令を持つ
データ処理裟１６．へは応用が難しいという第１ｑ）大
きな欠点がある。
又、谷ステージの処理時間が一律に足められ六方式のた
め％ １ステージの処理時間を伸ばして、１つり機能ユ
ニット内での処理量を旨めるｊ」１が容易でなく、パイ
プラインの融通性に欠けるという第２の欠点がある。
め％ １ステージの処理時間を伸ばして、１つり機能ユ
ニット内での処理量を旨めるｊ」１が容易でなく、パイ
プラインの融通性に欠けるという第２の欠点がある。
特に、バスとのインタフェース部ではメモリのアクセス
時間が長い場合には、１ステ一ジ処理時間内にメモリの
参照が完了せず、このためこの部分だけを特別にパイプ
ライン処理からはずした。す。
時間が長い場合には、１ステ一ジ処理時間内にメモリの
参照が完了せず、このためこの部分だけを特別にパイプ
ライン処理からはずした。す。
又は、使用するメモリ全高速メモリに限るといった様々
な制約がつくという第３の欠点がある。
な制約がつくという第３の欠点がある。
更にこのパイプライン制御方式を、マイクロコンピュー
タに応用すると、パイプライン制御用回路が必要なため
１回路を複雑するはかりでなくチップサイズを大きくす
るという第４の欠点がある。
タに応用すると、パイプライン制御用回路が必要なため
１回路を複雑するはかりでなくチップサイズを大きくす
るという第４の欠点がある。
不発明の目的は、上記の諸欠点を取り除き、マイクロコ
ンピュータに最も適したパイプライン制御方式會提供す
る事にある。
ンピュータに最も適したパイプライン制御方式會提供す
る事にある。
本発明のパイプライン制御方式は、（層数の命令を並列
に実行するデータ処理装置のパイプライン制御方式にお
いてｂ ｆ：ｌｉＪ記テーデー理装置が、命令実行手順
に従って分けられた複数の相異なる基本処理全専門［％
行する複数の機ｈ（シュニットと、実行中の命令の次の
命令の実行開始タイミングをすべての命令にわたって制
御するタイミング制御手段と、前記機能ユニット毎にそ
れぞれｔｆｉｌ記基本処理の完了状態を保持する保持手
段と、該保持手段の保持状態に対応して前記機能ユニッ
トに前記基本処理の開始悟号葡送出する処理開始制御手
段と’ｚ （Ｉｉｔｉえ、前記保持手段が前記基本処理
の完ｒ状態全１呆持することに同期して前記処理開始制
御手段により前記機能ユニットのすべてが前Ｆｉ＋、命
令実行手順に従って次の基本処理ケ同時に開始すると共
に前記タイミング制御手段によりｊＪｒ定の次の命令の
実行全起動させることがらｔｔ成される・〔実施例の説
明〕 以下−１不発明の実施例について図面を参Ｉｔｓ（して
ｄ発明する。
に実行するデータ処理装置のパイプライン制御方式にお
いてｂ ｆ：ｌｉＪ記テーデー理装置が、命令実行手順
に従って分けられた複数の相異なる基本処理全専門［％
行する複数の機ｈ（シュニットと、実行中の命令の次の
命令の実行開始タイミングをすべての命令にわたって制
御するタイミング制御手段と、前記機能ユニット毎にそ
れぞれｔｆｉｌ記基本処理の完了状態を保持する保持手
段と、該保持手段の保持状態に対応して前記機能ユニッ
トに前記基本処理の開始悟号葡送出する処理開始制御手
段と’ｚ （Ｉｉｔｉえ、前記保持手段が前記基本処理
の完ｒ状態全１呆持することに同期して前記処理開始制
御手段により前記機能ユニットのすべてが前Ｆｉ＋、命
令実行手順に従って次の基本処理ケ同時に開始すると共
に前記タイミング制御手段によりｊＪｒ定の次の命令の
実行全起動させることがらｔｔ成される・〔実施例の説
明〕 以下−１不発明の実施例について図面を参Ｉｔｓ（して
ｄ発明する。
第７図は本発明の一実施例全適用し／ζＵ Ｐ Ｕのブ
ロック図である。
ロック図である。
ＣＰＵが、命令実行手順に従って分けられた３りの相異
なる基本処理を専門に実行する３個の機能ユニット、パ
スインタフェース部７−１．オヘラε ノド計算部７−２．実部７−３と、実行中の命令の次の
命令の実行開始タイミングをすべての命令にわたって制
御するタイミング制御手段としてのタイミング記憶部７
−８と、前記機能ユニット毎にそれぞれ前記基本処理の
完了状態を保持する保持手段としての第１．第２．第３
のステージ終了フリッグフロ、プ（以下、ステージ終了
Ｆ／Ｆという、）７−４．７−５．７−６と、この保持
手段の保持状態に対応してｍｌ記機能ユニットに前記基
本処理の開始信号を送出する処理開始制御手段としての
ＡＮＤゲート７−７と奮備え、第１．第２、第３のステ
ージ終了Ｆ／Ｆ７−４．７−５゜７−６が前記基本処理
の完了状態を保持することに同期してＡＮＩ）ゲー）
７−７ ｙｊｈら送出される命令開始信号７−７′によ
りバスインタフェース部７−１．オペランド言１算部７
−２．実行部７−３のすべてがｊ４ｉＪ 記命令実行手
順に従って次の基本処理を同時に開始すると共にタイミ
ング記憶部７−８からのタイミング信号７−８′より１
ノ１足の次の命令の実行全起動させることから４１４成
される。
なる基本処理を専門に実行する３個の機能ユニット、パ
スインタフェース部７−１．オヘラε ノド計算部７−２．実部７−３と、実行中の命令の次の
命令の実行開始タイミングをすべての命令にわたって制
御するタイミング制御手段としてのタイミング記憶部７
−８と、前記機能ユニット毎にそれぞれ前記基本処理の
完了状態を保持する保持手段としての第１．第２．第３
のステージ終了フリッグフロ、プ（以下、ステージ終了
Ｆ／Ｆという、）７−４．７−５．７−６と、この保持
手段の保持状態に対応してｍｌ記機能ユニットに前記基
本処理の開始信号を送出する処理開始制御手段としての
ＡＮＤゲート７−７と奮備え、第１．第２、第３のステ
ージ終了Ｆ／Ｆ７−４．７−５゜７−６が前記基本処理
の完了状態を保持することに同期してＡＮＩ）ゲー）
７−７ ｙｊｈら送出される命令開始信号７−７′によ
りバスインタフェース部７−１．オペランド言１算部７
−２．実行部７−３のすべてがｊ４ｉＪ 記命令実行手
順に従って次の基本処理を同時に開始すると共にタイミ
ング記憶部７−８からのタイミング信号７−８′より１
ノ１足の次の命令の実行全起動させることから４１４成
される。
なお、タイミング記憶部７−８は本実施例ではバスイン
タフェース部７−１内に設けであるが。
タフェース部７−１内に設けであるが。
これは機能ユニット外Ｋまとめて設けても良く。
又必要に応じ各機能ユニット内に分散しＣ設けられる。
本実施例は第１図にボした従来例のＣＰ ＩＪに適用し
たものであり、バスインタフェース部７−１゜オペラフ
ドアドレス計３ｊｔ部７−２．突汀部７−３の３個の機
能ユニットは、絹１図の従来例のブロック図に示したＣ
ＰＵの各（７，１能ユニットと同一の処理を行なう。
たものであり、バスインタフェース部７−１゜オペラフ
ドアドレス計３ｊｔ部７−２．突汀部７−３の３個の機
能ユニットは、絹１図の従来例のブロック図に示したＣ
ＰＵの各（７，１能ユニットと同一の処理を行なう。
第１のステージ終了に’／Ｆ ７−４は、バスインタフ
ェース部７−１の１ステ一ジ分の処理が完了するとセッ
トさＪしる。第２のステージ終了Ｆ／Ｆ７−５は、オペ
ランドアドレス計３１− 部７−２ （Ｑ １ステ一ジ
分り処理が完了するとセットされる。第３のステージ終
了Ｆ７１ｒ７−６は実１１部７−３の１ステ一ジ分り処
理が完了するとセットされる。
ェース部７−１の１ステ一ジ分の処理が完了するとセッ
トさＪしる。第２のステージ終了Ｆ／Ｆ７−５は、オペ
ランドアドレス計３１− 部７−２ （Ｑ １ステ一ジ
分り処理が完了するとセットされる。第３のステージ終
了Ｆ７１ｒ７−６は実１１部７−３の１ステ一ジ分り処
理が完了するとセットされる。
ステージ開始１計号７−７′はＡＮＩＪゲート７−７に
より得られた、第１．第２．第３のステージ終了Ｆ ／
Ｆ ７−４ 、７−５ 、 ７−６の各出力の論理積
で、この信号が入力すると、バスインタフェース部７−
１．オペランドアドレス計算部７−２゜実行部７−３の
各機能ユニットは、第１．第２゜第３のステージ終了Ｆ
／Ｆ７−４．７−５．７−６全リセツトし、同時に次の
１ステ一ジ分の処理を開始する。タイミング記憶部７−
８は、あらかじめ次の信号を衝突なしに開始できるよう
にセットされたタイミング信号が保持させられており。
より得られた、第１．第２．第３のステージ終了Ｆ ／
Ｆ ７−４ 、７−５ 、 ７−６の各出力の論理積
で、この信号が入力すると、バスインタフェース部７−
１．オペランドアドレス計算部７−２゜実行部７−３の
各機能ユニットは、第１．第２゜第３のステージ終了Ｆ
／Ｆ７−４．７−５．７−６全リセツトし、同時に次の
１ステ一ジ分の処理を開始する。タイミング記憶部７−
８は、あらかじめ次の信号を衝突なしに開始できるよう
にセットされたタイミング信号が保持させられており。
所定のタイミングでそのタイミング信号を送出する。
第８図（ａ）の動作図は１本実施例に基づ（ＣＰＵのメ
モリ間の演ｑ、命令の動作図で、各機能ユニット毎の処
理動作は、第２図に示す従来例のものと’Ｉ’ｃｓ の
第５ステージを除いて同一である。１１ｃ５の第５ステ
ージでは実行部７−３において、バスインタフェース部
７−２で読出されたデータと所定レジスタとの間での演
算のほかに１次の命令を起・１のさせる。
モリ間の演ｑ、命令の動作図で、各機能ユニット毎の処
理動作は、第２図に示す従来例のものと’Ｉ’ｃｓ の
第５ステージを除いて同一である。１１ｃ５の第５ステ
ージでは実行部７−３において、バスインタフェース部
７−２で読出されたデータと所定レジスタとの間での演
算のほかに１次の命令を起・１のさせる。
第８図（ｂ）は、同様に本実施例に基づ（ＣＰＵのレジ
スタ間の転送命令の動作図で ＋ｐＤ１ の最初のステ
ージのＪＷ間、バスインタフェース部７−１で命令コー
ドの読出しを行なうｌｌ’ｌＤ２ ０２番目のステージ
の期間実行部７−３で命令のｊＩｌ￥読を行なう・ＴＤ
３ の３番目のステージの期間実行部７−３でデータの
転送全行なうほか１次の命令を起動させる。
スタ間の転送命令の動作図で ＋ｐＤ１ の最初のステ
ージのＪＷ間、バスインタフェース部７−１で命令コー
ドの読出しを行なうｌｌ’ｌＤ２ ０２番目のステージ
の期間実行部７−３で命令のｊＩｌ￥読を行なう・ＴＤ
３ の３番目のステージの期間実行部７−３でデータの
転送全行なうほか１次の命令を起動させる。
次に、第９図に示す本実施例のタイミング図を参照して
、第８図（ａ）、 （ｂ）の動作図に示した２つの命令
が連続的に処理される場合の動作を説明する。
、第８図（ａ）、 （ｂ）の動作図に示した２つの命令
が連続的に処理される場合の動作を説明する。
ｔｃｌのタイミングで命令Ｃ（メ士り間の演算命令）が
起動され、同時にオペランドアドレスロ１算Ｍ１ｉ７−
２．実行部７−３も、Ｔｏｌの期間１ステ一ジ分の処理
全行なう。ｌ１ｌｃｌの終わりまでに各機能ユニットは
１ステ一ジ分の処理を終え、それぞれ。
起動され、同時にオペランドアドレスロ１算Ｍ１ｉ７−
２．実行部７−３も、Ｔｏｌの期間１ステ一ジ分の処理
全行なう。ｌ１ｌｃｌの終わりまでに各機能ユニットは
１ステ一ジ分の処理を終え、それぞれ。
第１．第２．第３（１）ステージ終了Ｆ／Ｐ７−４゜７
−５．７−６ｆ：セットする。これらの出力の論理積が
ＡＮＤゲート７−７によシステージ開始信号７−７′
となり第１．第２．第３のステージ終了Ｆ／Ｆ７−４．
７−５．７−６をリセットすると同時に１次の１゛Ｃ２
に和尚する第２番目のステージの処理を、バスインタフ
ェース部７−１．オペランドアドレス計算部７−２．実
行部７−３に一斉に起動させる。
−５．７−６ｆ：セットする。これらの出力の論理積が
ＡＮＤゲート７−７によシステージ開始信号７−７′
となり第１．第２．第３のステージ終了Ｆ／Ｆ７−４．
７−５．７−６をリセットすると同時に１次の１゛Ｃ２
に和尚する第２番目のステージの処理を、バスインタフ
ェース部７−１．オペランドアドレス計算部７−２．実
行部７−３に一斉に起動させる。
以上の処理金続け Ｉｌｌ ６５ の第５番目のステー
ジの起動に同期して、あらかじめ命令Ｃ（メモリ間の演
算命令）で定められた通りタイミング記憶部７−８から
読出されたタイミング信号７−８′により次の命令１〕
（レジスタ間の転送命令）の実行を開始する。同様に
＋１＋ ｃ７ のＤ命令における第３番目のステージの
起動に同期してＤ命令（レジスタ間の転送命令）にあら
かじめ定められた通り、タイミング記憶部７−８から読
出されたタイミング信号７−８′によ勺次の命令Ｅの実
行を開始する。
ジの起動に同期して、あらかじめ命令Ｃ（メモリ間の演
算命令）で定められた通りタイミング記憶部７−８から
読出されたタイミング信号７−８′により次の命令１〕
（レジスタ間の転送命令）の実行を開始する。同様に
＋１＋ ｃ７ のＤ命令における第３番目のステージの
起動に同期してＤ命令（レジスタ間の転送命令）にあら
かじめ定められた通り、タイミング記憶部７−８から読
出されたタイミング信号７−８′によ勺次の命令Ｅの実
行を開始する。
以上説明した通り、不発明の一実施例全適用したＣＰＵ
は１次の命令の起動タイミングは、衝突図金引くのでは
なく１％命令毎に次の命令を起動してもすべての命令に
対して衝突が発生しないタイミングで命令毎にあらかじ
め定められているので、パイプライン動作をスケシ−ル
するための。
は１次の命令の起動タイミングは、衝突図金引くのでは
なく１％命令毎に次の命令を起動してもすべての命令に
対して衝突が発生しないタイミングで命令毎にあらかじ
め定められているので、パイプライン動作をスケシ−ル
するための。
従来必要とされた第５図に示す起動タイミング決定用の
バイグライン制御回路が不要とな、り制御回路を著しく
簡略化する事が可能である。
バイグライン制御回路が不要とな、り制御回路を著しく
簡略化する事が可能である。
又、各機能ユニット間の同期関係が、従来の様に固定さ
れた特定の期間に一律に同期するものではなく、１ステ
一ジ分の処理が単位となって各機能ユニット間の１ステ
一ジ分の処理がすべて完了してから次のステージへ移る
。従って１機能ユニットの設刷では処理内容に融通性が
増し、特にバスインタフェース部も、メモリのアクセス
時間に関係なくメモリ参照が完了した時点で１ステ一ジ
分の処理の完了とする事ができ、パイプライン動作の中
にかなりの柔軟性が生じる。
れた特定の期間に一律に同期するものではなく、１ステ
一ジ分の処理が単位となって各機能ユニット間の１ステ
一ジ分の処理がすべて完了してから次のステージへ移る
。従って１機能ユニットの設刷では処理内容に融通性が
増し、特にバスインタフェース部も、メモリのアクセス
時間に関係なくメモリ参照が完了した時点で１ステ一ジ
分の処理の完了とする事ができ、パイプライン動作の中
にかなりの柔軟性が生じる。
又、命令の動作図は、−律ではなくａ令毎に最適１ヒさ
れているので、汎用のデータ処理装置にも容易に応用す
る事ができる。
れているので、汎用のデータ処理装置にも容易に応用す
る事ができる。
以上詳細に説明した通り、不発明のパイプライン制御方
式は、上記の構成をとることにより、従来のようにすべ
ての命令が同一の動作図でなく命令毎に最も適した動作
図金持ち、各（歳能ユニットの同期関係は従来のように
一律に固定された周期ではなく１ステージ内の１処理の
完了に基づいており、又、命令の開始タイミングは従来
のように衝突図によるのでなく各命令毎に次の命令を起
動してもすべての命令に対して衝突が発生しないタイミ
ング金あらかじめ規定しているので、従来のパイプライ
ン制御方式に比較して、）蔦−ドウエア量の増力口も最
少限に抑えられ、かつ設計における融通性も備えた高速
なパイプライン制御方式を得ることができるという効果
會有している。
式は、上記の構成をとることにより、従来のようにすべ
ての命令が同一の動作図でなく命令毎に最も適した動作
図金持ち、各（歳能ユニットの同期関係は従来のように
一律に固定された周期ではなく１ステージ内の１処理の
完了に基づいており、又、命令の開始タイミングは従来
のように衝突図によるのでなく各命令毎に次の命令を起
動してもすべての命令に対して衝突が発生しないタイミ
ング金あらかじめ規定しているので、従来のパイプライ
ン制御方式に比較して、）蔦−ドウエア量の増力口も最
少限に抑えられ、かつ設計における融通性も備えた高速
なパイプライン制御方式を得ることができるという効果
會有している。
特に、高性能化が著しいマイクロコンビーータへ応用し
た場合には、ノ＼−ドウエア量の増加が最少限であり、
逐次処理Ｖこ比較すると、大幅な処理速度の改善が期待
でき、芙用効果を最も顕著に発揮できる。
た場合には、ノ＼−ドウエア量の増加が最少限であり、
逐次処理Ｖこ比較すると、大幅な処理速度の改善が期待
でき、芙用効果を最も顕著に発揮できる。
第１図は、従来のパイプライン制御方式ｑノー例に用い
たＣＰＵのブロック図、第２図は第１図に示したＣＰＵ
の命令の動作図、第３図（ａｌ〜（ｆ）は。 第２図に示した動作図で次の命令を各ステージ毎に起動
させた時の動作図、第４図は第２図に示した動作図によ
るｅＰＵ（１）衝突図、第５図は第２図に示した動作図
によるＣ Ｐ ［Ｊのパイプライン制御回路のブロック
図、第６図は第５図のパイプライン制御回路のデータの
変化全示す動作図、第７図は本発明の一実施例に用いた
Ｃ Ｐ ＩＪのブロック図、第ン）図（ａ）、 （ｂｌ
は第７図に示すＣＰＵの命令の動作図、第９図は第７図
に示したＣ １） Ｕのタイムチャートである。 １−１・・・・・・バスインタフェースｆｆ１ｉ、１−
２・・・・・・オペランドアドレス計算部、１−３・・
・・・実行部。 ５−１・・・・・・シフトレジスタ、５−１−０．５−
１−１，５−１−２．５−１−３．５−１−４．５−１
−５・・・・・・レジスタ、５−２・・・・・・シフト
クロック、５−３・・・・・・命令開始信号、５−４・
・・・・・初期衝突データ発生回路、５−５・・・・・
・組みゲート＆ ７−１・・・・・・バスインタフェー
ス＊Ｌ７−２・・・・・オペランド計算部、７−３・・
・・・・実行部、７−４．７−５゜７−６・・・・・・
第１．第２．第３のステージ終了フリップフロップ、７
−７・・・・・・ＡＮＤゲート、７−７’・・・・・・
命令開始信号、７−８・・・・・・タイミング信号記憶
部、７−８’・・・・・・タイミング信号＊ ＴＡ １
−ＴＡ ｓ。 ＴＢ１ゞＴａ １１． ＴＣ１″ＴＣｓ、 ＴＤ ｓゝ
ＴＤ３°°°°°°ステージ＆ ｔＡｌ〜ｔＡ６． ｔ
ＣＩＡ＋ｔＣ８１１”タイミング・第１図 第２図 第４図 （’ｌ） ｈｓ （ｅ） ｔＡｇ （↑） 榮３図 第５図 第６図 （イ）７図 （Ｉ）） 第８図
たＣＰＵのブロック図、第２図は第１図に示したＣＰＵ
の命令の動作図、第３図（ａｌ〜（ｆ）は。 第２図に示した動作図で次の命令を各ステージ毎に起動
させた時の動作図、第４図は第２図に示した動作図によ
るｅＰＵ（１）衝突図、第５図は第２図に示した動作図
によるＣ Ｐ ［Ｊのパイプライン制御回路のブロック
図、第６図は第５図のパイプライン制御回路のデータの
変化全示す動作図、第７図は本発明の一実施例に用いた
Ｃ Ｐ ＩＪのブロック図、第ン）図（ａ）、 （ｂｌ
は第７図に示すＣＰＵの命令の動作図、第９図は第７図
に示したＣ １） Ｕのタイムチャートである。 １−１・・・・・・バスインタフェースｆｆ１ｉ、１−
２・・・・・・オペランドアドレス計算部、１−３・・
・・・実行部。 ５−１・・・・・・シフトレジスタ、５−１−０．５−
１−１，５−１−２．５−１−３．５−１−４．５−１
−５・・・・・・レジスタ、５−２・・・・・・シフト
クロック、５−３・・・・・・命令開始信号、５−４・
・・・・・初期衝突データ発生回路、５−５・・・・・
・組みゲート＆ ７−１・・・・・・バスインタフェー
ス＊Ｌ７−２・・・・・オペランド計算部、７−３・・
・・・・実行部、７−４．７−５゜７−６・・・・・・
第１．第２．第３のステージ終了フリップフロップ、７
−７・・・・・・ＡＮＤゲート、７−７’・・・・・・
命令開始信号、７−８・・・・・・タイミング信号記憶
部、７−８’・・・・・・タイミング信号＊ ＴＡ １
−ＴＡ ｓ。 ＴＢ１ゞＴａ １１． ＴＣ１″ＴＣｓ、 ＴＤ ｓゝ
ＴＤ３°°°°°°ステージ＆ ｔＡｌ〜ｔＡ６． ｔ
ＣＩＡ＋ｔＣ８１１”タイミング・第１図 第２図 第４図 （’ｌ） ｈｓ （ｅ） ｔＡｇ （↑） 榮３図 第５図 第６図 （イ）７図 （Ｉ）） 第８図
Claims (1)
- 【特許請求の範囲】 複数の命令全並列に実行するデータ処理装置のパイプラ
イン制御方式において、前記データ処理装置が、命令実
行手順に従って分けられた複数の相異なる基本処理を専
門に実行する複数の機能ユニットと、実行中の命令の次
の命令の実行開始タイミングをすべての命令にわたって
ｆｌｊｌＪ ｌｌｌするタイミング制御手段と、前記機
能ユニット毎にそれぞれ前記基本処理の完了状態を保持
する保持手段と。 該保持手段の保持状態に対応して前記機能ユニットに前
記基本処理の開始信号を送出する処理開始制御、＋１１
＋段と全備え、前記保持手段が前記基本処理の完了状ｒ
ｂＨｋ保持することに同期して前記処理開始制御手段に
より前記機能ユニ、トのすべてが前記命令実行手順に従
って次の基本処理を同時に開始すると共に前記タイミン
グ制御手段により所定の次の命令の実行を起動させるこ
とを特許とするパイプライン制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14337183A JPS6033635A (ja) | 1983-08-05 | 1983-08-05 | パイプライン制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14337183A JPS6033635A (ja) | 1983-08-05 | 1983-08-05 | パイプライン制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6033635A true JPS6033635A (ja) | 1985-02-21 |
| JPS6359175B2 JPS6359175B2 (ja) | 1988-11-18 |
Family
ID=15337225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14337183A Granted JPS6033635A (ja) | 1983-08-05 | 1983-08-05 | パイプライン制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6033635A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0223970U (ja) * | 1988-07-29 | 1990-02-16 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52115640A (en) * | 1976-02-06 | 1977-09-28 | Int Computers Ltd | Register for pipe line data processor system |
| JPS57105044A (en) * | 1980-12-23 | 1982-06-30 | Fujitsu Ltd | Interlock control system |
-
1983
- 1983-08-05 JP JP14337183A patent/JPS6033635A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52115640A (en) * | 1976-02-06 | 1977-09-28 | Int Computers Ltd | Register for pipe line data processor system |
| JPS57105044A (en) * | 1980-12-23 | 1982-06-30 | Fujitsu Ltd | Interlock control system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0223970U (ja) * | 1988-07-29 | 1990-02-16 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6359175B2 (ja) | 1988-11-18 |
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