JPS6033669A - 画像処理装置 - Google Patents
画像処理装置Info
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- JPS6033669A JPS6033669A JP58141895A JP14189583A JPS6033669A JP S6033669 A JPS6033669 A JP S6033669A JP 58141895 A JP58141895 A JP 58141895A JP 14189583 A JP14189583 A JP 14189583A JP S6033669 A JPS6033669 A JP S6033669A
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- image data
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/20—Processor architectures; Processor configuration, e.g. pipelining
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- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、画像に関するゾ゛−タに利しディノタル的な
処理を施す画像処理４・°置１′１にかがシ、特に、画
像を異なる画素密度の曲目ｇｒに変換する画像処理装置
に関するものである。
処理を施す画像処理４・°置１′１にかがシ、特に、画
像を異なる画素密度の曲目ｇｒに変換する画像処理装置
に関するものである。
従来技術
近年、データ処理の高速化、品ｔ′■の向上が増増強く
要望されるに至っており、四日３こ処理の分野において
も例外ではない。
要望されるに至っており、四日３こ処理の分野において
も例外ではない。
！１１に最近は大容量の半導体メ七りが比較的安価にか
つ大量に供給されるようになり、例えば１２ドツト／胴
程度の高画素Ｓｉｔ、１′度の画像を処理することが可
能になった。すなわち、画像の品質の向上の面からは好
ましい処理を行い得る。
つ大量に供給されるようになり、例えば１２ドツト／胴
程度の高画素Ｓｉｔ、１′度の画像を処理することが可
能になった。すなわち、画像の品質の向上の面からは好
ましい処理を行い得る。
しかしながら、画素密度を高くすることは、反面におい
て、処理の高速化に反する結果となる０ 特に、オフィスコンビーータあるいはワードプロセッサ
などの処理装置においては、一般にその取扱を容易にす
るためＣＲＴ （陰極線管）などのディスプレイ装置を
介しての対話型の処理が行なわれるのを常態とする。こ
の場合においてディスプレイ装置の解像度は、例えば４
ドツト／ ｍｍあるいに１６ドツト／ ｍｍ程度が限度
とされており、前述した１２ドツｌ’ ／ ｍｍ程度の
高い画素密度によるプ゛−タ処理をそのま寸行うことは
困難である。なお本明細書において用語「画像」は、単
なる図形のみならず、ドツトやベクトルで合成される文
字や記号などをも包含する広義に解釈するものとする。
て、処理の高速化に反する結果となる０ 特に、オフィスコンビーータあるいはワードプロセッサ
などの処理装置においては、一般にその取扱を容易にす
るためＣＲＴ （陰極線管）などのディスプレイ装置を
介しての対話型の処理が行なわれるのを常態とする。こ
の場合においてディスプレイ装置の解像度は、例えば４
ドツト／ ｍｍあるいに１６ドツト／ ｍｍ程度が限度
とされており、前述した１２ドツｌ’ ／ ｍｍ程度の
高い画素密度によるプ゛−タ処理をそのま寸行うことは
困難である。なお本明細書において用語「画像」は、単
なる図形のみならず、ドツトやベクトルで合成される文
字や記号などをも包含する広義に解釈するものとする。
したがってワードプロセッサなどであり−〔もその文字
出力部分は、文字をドツトパターンなどの画像として処
理するかぎシ、画像処理装置の範１１．３に含１れる。
出力部分は、文字をドツトパターンなどの画像として処
理するかぎシ、画像処理装置の範１１．３に含１れる。
かかる不都合のため、従来は ＣＰ Ｉ図に示されてい
るような構成によって画素密度変換を行っていた。この
図において、シス′アノ・バスｌＯにはホスト機、すな
わち演算等の処理が行なわれる中央処理装置（以下ｆ−
ＣＰＵ Ｊという）１２、画像情報が記憶されている画
イ３；メモリ１４、画素密度の変換を行うだめの画素密
度変換装置１６及び表示制御を行うＣＲＴブ゛イスプレ
イ制御装（ｆｊｊ ｌ ３が各々適宜の接続バスに」：
って接続されている。更に、ＣＲＴディスプレ・子制御
装置１８には、出力手段としてＣｒζＴディスプレイ２
０が接続されている。
るような構成によって画素密度変換を行っていた。この
図において、シス′アノ・バスｌＯにはホスト機、すな
わち演算等の処理が行なわれる中央処理装置（以下ｆ−
ＣＰＵ Ｊという）１２、画像情報が記憶されている画
イ３；メモリ１４、画素密度の変換を行うだめの画素密
度変換装置１６及び表示制御を行うＣＲＴブ゛イスプレ
イ制御装（ｆｊｊ ｌ ３が各々適宜の接続バスに」：
って接続されている。更に、ＣＲＴディスプレ・子制御
装置１８には、出力手段としてＣｒζＴディスプレイ２
０が接続されている。
以上のような構成の装置において、ＣＰＵ １２にＪ：
って処理された画像データは、画像メモリ１４に格納さ
れる。このデータが高３♂デ）度画像を表わすものであ
ってこれを（［Ｔディスプレイ２０に表示する場合には
、画像データの画素密度と、Ｃ■工Ｔディスプレイ２０
で表示ｔｌ能な画素密度とが異なるため、まず画素’？
Ｆｉ度変換装置１６によって画素密度の変換が行なわれ
る。そして、この変換後のデータに基づいてＣＲＴディ
スグレイ２０上に表示が行なわれる。
って処理された画像データは、画像メモリ１４に格納さ
れる。このデータが高３♂デ）度画像を表わすものであ
ってこれを（［Ｔディスプレイ２０に表示する場合には
、画像データの画素密度と、Ｃ■工Ｔディスプレイ２０
で表示ｔｌ能な画素密度とが異なるため、まず画素’？
Ｆｉ度変換装置１６によって画素密度の変換が行なわれ
る。そして、この変換後のデータに基づいてＣＲＴディ
スグレイ２０上に表示が行なわれる。
このような構成によっても画素密度変換を行って表示を
行うことができるが、Ｉ！ｉｉ素密度変換と表示制御が
別々の装置で行なわれ両者間で大量の画像データが転送
されるため、システムパスｌＯの専有時間が非常に長く
なり、処理の高速化に反する結果となる。
行うことができるが、Ｉ！ｉｉ素密度変換と表示制御が
別々の装置で行なわれ両者間で大量の画像データが転送
されるため、システムパスｌＯの専有時間が非常に長く
なり、処理の高速化に反する結果となる。
また、画像データは一般にデータ量が多く、しかもその
出力−や表示のために高速処理を要求されるので、画素
Ｖｒｒ度変換装置１６あるいはＣＲＴディスプレイ？ｌ
ｉ制御装置１８を高速処理に適するものに構成しなけれ
はならない。このことは高速動作可能な旨性能の素子を
大量に使用した高度な構成を必要とし、コストの面から
も好寸しいとはいえない。
出力−や表示のために高速処理を要求されるので、画素
Ｖｒｒ度変換装置１６あるいはＣＲＴディスプレイ？ｌ
ｉ制御装置１８を高速処理に適するものに構成しなけれ
はならない。このことは高速動作可能な旨性能の素子を
大量に使用した高度な構成を必要とし、コストの面から
も好寸しいとはいえない。
目 的
本発明は、このような従来技術の欠点を改善し、画素密
度変換を良好に行うのみならず、高速処理に適した画像
処理装置を提供することをその目的とする。
度変換を良好に行うのみならず、高速処理に適した画像
処理装置を提供することをその目的とする。
構成
本発明の構成について、以斗、一実施例に基づいて説明
する。
する。
まず第２図に基づいて本発明のノー、本市な構成を説明
する。第２図において、／ステムノ々ス３０には、ホス
ト（幾、ずなわち当該：型置において必要とされる処理
を行うＣＰＵ ３２及び画像データが記憶される画像メ
モリ３４が各々接続されている。
する。第２図において、／ステムノ々ス３０には、ホス
ト（幾、ずなわち当該：型置において必要とされる処理
を行うＣＰＵ ３２及び画像データが記憶される画像メ
モリ３４が各々接続されている。
例エバワードプロセッサにおいてＱＪ文ｊ！ＩＩ処理等
が所定のプログラムに従ってＣＰＵ ３２により行なわ
れ、表示すべき文字、記−け等を／１−とえばドツト・
ぐターンで示ず画像データＩＪ、、システムバス３０を
介Ｌ７て画像メモリ３４にｌ’ｌ’Ｉ納される。
が所定のプログラムに従ってＣＰＵ ３２により行なわ
れ、表示すべき文字、記−け等を／１−とえばドツト・
ぐターンで示ず画像データＩＪ、、システムバス３０を
介Ｌ７て画像メモリ３４にｌ’ｌ’Ｉ納される。
システムバス３０には、変換制御装置３６が接続されて
おり、更に変換制御装置３Ｇには表示出力手段としての
ＣＲＴナイスプレイ３８が接続されている。
おり、更に変換制御装置３Ｇには表示出力手段としての
ＣＲＴナイスプレイ３８が接続されている。
変換制御装置３６は、第１図に示されている画素密度変
換装置２６と、ＣＲＴディスプレイ制御装置１８との両
方の機能を有するものである。
換装置２６と、ＣＲＴディスプレイ制御装置１８との両
方の機能を有するものである。
すなわち、本発明では、表示制可］の動作において画素
密度の変換が行なわれるように構成されている。
密度の変換が行なわれるように構成されている。
第３図及び第４図には、画像データの配列の一部が示さ
れている。第３図に示されている画像データは、画像メ
モリ３４に格納されているデータであって、たとえば各
画素の濃度を表わしている。出力画像の第ＬＡ行目は、
・・・Ｄｌｌ。
れている。第３図に示されている画像データは、画像メ
モリ３４に格納されているデータであって、たとえば各
画素の濃度を表わしている。出力画像の第ＬＡ行目は、
・・・Ｄｌｌ。
Ｄ ｌ ２ 、 Ｄ １３ 、 Ｉ） ｌ ４・のデー
タから成り、第ＬＢ行目は、・・Ｄ ２１ 、 Ｉ）
２２ 、 Ｄ ２３ 。
タから成り、第ＬＢ行目は、・・Ｄ ２１ 、 Ｉ）
２２ 、 Ｄ ２３ 。
Ｄ２４・・・のデータから成る。これらのデータは、画
素密度変換前の密度の高いデータである。
素密度変換前の密度の高いデータである。
第４図に示されているデータは、画素密度変換の１つの
手法が行なわれた後のデータであり、Ａｌｌ ＝Ｄ］ｌ
−１−１）Ｌ２＋Ｄ２１−４−Ｄ２２ ・・ （１）Ａ
１２ ＝Ｄｌ：３−１１）１４＋Ｄ２３＋Ｉ）２４ ・
・（２）の式で表わされる論理和の演算によってめられ
たデータである。すなわち、第３図に示されている配列
の画像データは第（１）式又は第（２）式に示されてい
る画素密度変換の演′（ツによって第４図に示されてい
る腫の画素密度の画像データに変換される。この演算Ｑ
よ、２ｎ ２図に示されている変換制御装置３６によっ
（’４Ｊ’ １．、、われ、第４図に示されている変換
後の画像１゛−夕に基づいてＣＲＴディスプレイ３８に
７Ｊｉ定の表小が行なわれる。
手法が行なわれた後のデータであり、Ａｌｌ ＝Ｄ］ｌ
−１−１）Ｌ２＋Ｄ２１−４−Ｄ２２ ・・ （１）Ａ
１２ ＝Ｄｌ：３−１１）１４＋Ｄ２３＋Ｉ）２４ ・
・（２）の式で表わされる論理和の演算によってめられ
たデータである。すなわち、第３図に示されている配列
の画像データは第（１）式又は第（２）式に示されてい
る画素密度変換の演′（ツによって第４図に示されてい
る腫の画素密度の画像データに変換される。この演算Ｑ
よ、２ｎ ２図に示されている変換制御装置３６によっ
（’４Ｊ’ １．、、われ、第４図に示されている変換
後の画像１゛−夕に基づいてＣＲＴディスプレイ３８に
７Ｊｉ定の表小が行なわれる。
なお、画素密度変換として上述した論理和の処理が行な
われるのは、通常しばしば１ｉわれる画素の間引きを密
度変換の比率が大きい場合に行うと情報の欠落が大きく
なる欠点を回避する／こめである。従って密度変換の比
率が小さい場合には、画素の間引きによる画素密１１↓
変換を行うようにしてもよい。本発明に１１、いずれの
変換手法にも、適用用能であるが、以「の実施例でＱよ
主として第（１）式又は第（２）式に小さＪＩ、ている
論理和による変換手法を用いた場合について説明する。
われるのは、通常しばしば１ｉわれる画素の間引きを密
度変換の比率が大きい場合に行うと情報の欠落が大きく
なる欠点を回避する／こめである。従って密度変換の比
率が小さい場合には、画素の間引きによる画素密１１↓
変換を行うようにしてもよい。本発明に１１、いずれの
変換手法にも、適用用能であるが、以「の実施例でＱよ
主として第（１）式又は第（２）式に小さＪＩ、ている
論理和による変換手法を用いた場合について説明する。
ｘ１′； ５図には、本発明にかかる両像π：ｌｎｉ集
装置の第一の実施例が示されている。
装置の第一の実施例が示されている。
この図におい−Ｃ１変換制御装置１００ば、接続用のバ
スを介してシステムバス３０に接続されている。この変
換制御装置１００の入力段には、バスインターフェイス
ｌｌＯが設けられており、これによってシステムバス３
０との接続が行なわれている。バスインターフェイス１
１０は’Ｉ ＤＭＡコントローラ１２０に接続されてお
り、更にＤＭＡコントローラ１２０は、密度変換回路１
３０及びディスフ０レイコントローラ１４０に各々接続
されている。寸／こ、ディスプレイコントローラ１ａｏ
ｔ、ｔ、表示バッファメモリ１５０および／フトレノス
タ１６０に各々接続されている。
スを介してシステムバス３０に接続されている。この変
換制御装置１００の入力段には、バスインターフェイス
ｌｌＯが設けられており、これによってシステムバス３
０との接続が行なわれている。バスインターフェイス１
１０は’Ｉ ＤＭＡコントローラ１２０に接続されてお
り、更にＤＭＡコントローラ１２０は、密度変換回路１
３０及びディスフ０レイコントローラ１４０に各々接続
されている。寸／こ、ディスプレイコントローラ１ａｏ
ｔ、ｔ、表示バッファメモリ１５０および／フトレノス
タ１６０に各々接続されている。
変換制御数ｊｆｉ、 １００には、クロ、り発生回路１
７０が設けられており、後述する動作に必要なタイミン
グパルスがＤＭＡコントローラ１２０、密度変換回路１
ｎｔｏ、ディスプレイコントローラ１４０、表示バッフ
ァメモリ１５０およびソフトレノスタ１６０に各々適宜
入力されるように接続されている。
７０が設けられており、後述する動作に必要なタイミン
グパルスがＤＭＡコントローラ１２０、密度変換回路１
ｎｔｏ、ディスプレイコントローラ１４０、表示バッフ
ァメモリ１５０およびソフトレノスタ１６０に各々適宜
入力されるように接続されている。
ディスプレイコントローラ１４０及び／フトレノスタ１
６０は、各々ＣＲＴディスプレイ３８に接続されており
、ディスプレイコントローラ１４０からは同期信号がＣ
ＲＴディスゾレイ３８に入力され、シフトレノスタ１６
０からは画像テ゛−夕がＣＲＴテ゛イスプレイ３８に人
力される。
６０は、各々ＣＲＴディスプレイ３８に接続されており
、ディスプレイコントローラ１４０からは同期信号がＣ
ＲＴディスゾレイ３８に入力され、シフトレノスタ１６
０からは画像テ゛−夕がＣＲＴテ゛イスプレイ３８に人
力される。
２１５６図には密度変換回路１３０の詳細な構成例が示
されている。この図において、密度変換回路１３０のア
ドレス／データラ、子回路（以Ｆ’ ｒ Ａ沖う、子回
路」という）１３２は、ＤＭＡコノトローラ１２０に接
ｈｌｌさ、１１、ている。更に、このＡ／Ｄう、子回路
１３２は、２つの人力ＩＮｉ 。
されている。この図において、密度変換回路１３０のア
ドレス／データラ、子回路（以Ｆ’ ｒ Ａ沖う、子回
路」という）１３２は、ＤＭＡコノトローラ１２０に接
ｈｌｌさ、１１、ている。更に、このＡ／Ｄう、子回路
１３２は、２つの人力ＩＮｉ 。
ＩＮ２を有するとともに論理第１１のり一゛−１・が１
行分の画素データの論理和演３？［を１１９．Ｌうに複
数個配列されたケ゛−ドアレイからなる論理回路１３４
に接続されており、またラインパノノア１３６にも接続
されている。
行分の画素データの論理和演３？［を１１９．Ｌうに複
数個配列されたケ゛−ドアレイからなる論理回路１３４
に接続されており、またラインパノノア１３６にも接続
されている。
次に密度変換回路１３０の動作を・説明する。
まず、ＤＭＡコントローラ１２（）から画素密度の高い
一行分の画像データがＡ／Ｄラッチ回路１３２に入力さ
Ｊｌｌ、更に、論理回路１３４０入力ＩＮ２に入力さ、
１１．る。入力された一行分の画像データは、隣接する
２画素のデータごとに論理和の演算が行なわＪシ、ライ
ンバッファ１３６に格納される。
一行分の画像データがＡ／Ｄラッチ回路１３２に入力さ
Ｊｌｌ、更に、論理回路１３４０入力ＩＮ２に入力さ、
１１．る。入力された一行分の画像データは、隣接する
２画素のデータごとに論理和の演算が行なわＪシ、ライ
ンバッファ１３６に格納される。
例えば第３図に示されている例においては、Ｄｌｌ ＋
Ｄ１２ 、 Ｄ１３−１− Ｄ１４などの演算が行な
われ、その結果がラインバッファ１３６に格納される。
Ｄ１２ 、 Ｄ１３−１− Ｄ１４などの演算が行な
われ、その結果がラインバッファ１３６に格納される。
このラインバッファ１３６は、画像データの一行分の容
量を有するメモリで、前述した演算の結果は、ＤＩｖＩ
Ａコントローラ１２０によって制御されるアドレスに格
納される。
量を有するメモリで、前述した演算の結果は、ＤＩｖＩ
Ａコントローラ１２０によって制御されるアドレスに格
納される。
以下の動作の後、ＤＭＡコンＩ・ローラ１２ｏがら、次
の行の画像データがＡ／Ｄラッチ回路１３２に入力され
る。このデータは、論理回路１３４の入力ＩＮ２に入力
されるとともに、ラインバッファ１３６に格納されてい
るデータが読み出されて論理回路１３４０入力ＩＮＩに
入力される。
の行の画像データがＡ／Ｄラッチ回路１３２に入力され
る。このデータは、論理回路１３４の入力ＩＮ２に入力
されるとともに、ラインバッファ１３６に格納されてい
るデータが読み出されて論理回路１３４０入力ＩＮＩに
入力される。
論理回路１３４では、入力ＩＮ２に入力されているデー
タに対して、隣接する２両゛（・−のデータごとの論理
和の演算が行なわれるとともに、この演算結果と、人力
ＩＮＩに入力さＪｌ、でいる対応するデータ、すなわち
前の行の論理和演算結果との論理和の演算が行なわれ、
その結果は、ラインバッファ１３６に格納さり、る。
タに対して、隣接する２両゛（・−のデータごとの論理
和の演算が行なわれるとともに、この演算結果と、人力
ＩＮＩに入力さＪｌ、でいる対応するデータ、すなわち
前の行の論理和演算結果との論理和の演算が行なわれ、
その結果は、ラインバッファ１３６に格納さり、る。
例えば第３図に示されている例に尤・いては、１ず入力
ＩＮ２のデータに対して、Ｄ２１−１− Ｄ２２ 。
ＩＮ２のデータに対して、Ｄ２１−１− Ｄ２２ 。
Ｄ２３ ＋ Ｄ２４などの演算が行なわれ、次に、この
演算結果Ｄ２１ ＋Ｄ２２に対して前の１月１−１−
Ｄ１２の６ｉｆ算結果の論理和Ａｌｌが泪３′）され、
またＤ２３−１ Ｄ２４に対してＤＩ３ ＋ Ｄ１４の
論理和Ａ１２が計算され、これがその２行のすべてのう
−りについて並列に行われる。すなわ（−）、Ｉ）１１
−１−１）１２ ＋Ｄ２１−１− Ｄ２２ ＝ Ａ ｌ
ｌ ｆ：、 トノｙｔ ”）カ２ ’ＩＩＴ、Ａ及び
Ｌ Ｂについて行なわれることとなる。この演算は、第
（１）式に示されている演′ｃｒ）であり、以上の動作
によって画素密度の変換が行なわれた一行分の画像デー
タＡｌｌ、Ａ１２などがジインバッファ１３６に格納さ
れることとなる。
演算結果Ｄ２１ ＋Ｄ２２に対して前の１月１−１−
Ｄ１２の６ｉｆ算結果の論理和Ａｌｌが泪３′）され、
またＤ２３−１ Ｄ２４に対してＤＩ３ ＋ Ｄ１４の
論理和Ａ１２が計算され、これがその２行のすべてのう
−りについて並列に行われる。すなわ（−）、Ｉ）１１
−１−１）１２ ＋Ｄ２１−１− Ｄ２２ ＝ Ａ ｌ
ｌ ｆ：、 トノｙｔ ”）カ２ ’ＩＩＴ、Ａ及び
Ｌ Ｂについて行なわれることとなる。この演算は、第
（１）式に示されている演′ｃｒ）であり、以上の動作
によって画素密度の変換が行なわれた一行分の画像デー
タＡｌｌ、Ａ１２などがジインバッファ１３６に格納さ
れることとなる。
次に、上記実施例の全体的動作について説明する。まず
、画像メモリ３４に格納されている画像データの画素密
度変換を行って表示バッファメモＩＪ １５０に格納す
る動作について説明する。
、画像メモリ３４に格納されている画像データの画素密
度変換を行って表示バッファメモＩＪ １５０に格納す
る動作について説明する。
画素密度変換前の高密度の画像データは、ＤＭＡコント
ローラ１２゛０の指示に基づき、システムバス３０を介
して画像メモリ３４から読み出される。この画像データ
の読み出しは、−行単位で行なわれる。
ローラ１２゛０の指示に基づき、システムバス３０を介
して画像メモリ３４から読み出される。この画像データ
の読み出しは、−行単位で行なわれる。
読み出された画像データは、第６図において説明した動
作により密度変換回路ｉａｏによって画素密度が変換さ
れる。第３図及び第４図に示されている例に：＋？いて
は、画素密度は棒となり、例えば１２ドツト／ ｍｍの
画像データは、６ドツト／鰭に変換される。
作により密度変換回路ｉａｏによって画素密度が変換さ
れる。第３図及び第４図に示されている例に：＋？いて
は、画素密度は棒となり、例えば１２ドツト／ ｍｍの
画像データは、６ドツト／鰭に変換される。
次に、ＤＭＡコントローラ１２０によって、ディスフ０
レイコントｒｉ−ラ１４０に対し、ＣＲＴｆイスゾレイ
１画向分の容量を有する表示バッファメモリ１５０への
データのπ（込みが要求される。このため、ディスプレ
イコント「」〜う１４０によって、表示バッファメモリ
１５０のアドレスが適宜設定され、密度変換回路１３０
のラインバッファ１３６に格納されている密度変換後の
一行分の画像データが読み出さノ１１、更には表示バッ
ファメモリ１５０に格納さノＩる。
レイコントｒｉ−ラ１４０に対し、ＣＲＴｆイスゾレイ
１画向分の容量を有する表示バッファメモリ１５０への
データのπ（込みが要求される。このため、ディスプレ
イコント「」〜う１４０によって、表示バッファメモリ
１５０のアドレスが適宜設定され、密度変換回路１３０
のラインバッファ１３６に格納されている密度変換後の
一行分の画像データが読み出さノ１１、更には表示バッ
ファメモリ１５０に格納さノＩる。
以上の動作が画像メモリ３４に格納されているすべての
画像データに対してｉＴ １．＜われる。すなわち、画
像メモリ３４に格納され一〇いる画ｆ象データの二行分
が密度変換され／’ｃ −＝ Ｔ’ｉ分の画像データに
対応し、この変換後の画像ノ゛−夕は、ＣＩＩＴディス
プレイ３８上の表シ」、位置に７・１応する表示バッフ
ァメモＩＪ １５０のアドレスに格納されることとなる
。
画像データに対してｉＴ １．＜われる。すなわち、画
像メモリ３４に格納され一〇いる画ｆ象データの二行分
が密度変換され／’ｃ −＝ Ｔ’ｉ分の画像データに
対応し、この変換後の画像ノ゛−夕は、ＣＩＩＴディス
プレイ３８上の表シ」、位置に７・１応する表示バッフ
ァメモＩＪ １５０のアドレスに格納されることとなる
。
次に、表示バッファメモ’） １５０に格納されている
画像データのＣＲＴディスゾレイ３８への：ｌｕｅ送制
Ｑｌ動作について説明する。
画像データのＣＲＴディスゾレイ３８への：ｌｕｅ送制
Ｑｌ動作について説明する。
寸ス、ディスプレイコントロー９１４０によって表示バ
、ファノモ１，１１５０に格納されている密度変換後の
画像デ〜りの読み出しが行なわれる。この読み出しは、
適当なデータのブロック毎に行なわれ、読み出された画
像データは、シフトレノスタ１６０に転送される。ンフ
トレジスク１６０では、転送嬶れたプロ、り単位の画像
データが、りＯツク発生回路１７０から出力されるクロ
ック・２ルスのタイミングに従って並直列変換され、直
列画素データとしてＣＲＴディスプレイ３８に出力され
る。
、ファノモ１，１１５０に格納されている密度変換後の
画像デ〜りの読み出しが行なわれる。この読み出しは、
適当なデータのブロック毎に行なわれ、読み出された画
像データは、シフトレノスタ１６０に転送される。ンフ
トレジスク１６０では、転送嬶れたプロ、り単位の画像
データが、りＯツク発生回路１７０から出力されるクロ
ック・２ルスのタイミングに従って並直列変換され、直
列画素データとしてＣＲＴディスプレイ３８に出力され
る。
他方、ＣＲＴディスゾレイ３８には、ディスプレイコン
トローラ１４０から同期信号が入力される。この同期信
号は、ＣＩＥＴディスプレイ３８の走査制御を行うだめ
のもので、表示バッファメモ！７１５０からの画像デー
タの読み出し制御にタイミングを合せてディスルレイコ
ントローラ１４０から出力されるものである。
トローラ１４０から同期信号が入力される。この同期信
号は、ＣＩＥＴディスプレイ３８の走査制御を行うだめ
のもので、表示バッファメモ！７１５０からの画像デー
タの読み出し制御にタイミングを合せてディスルレイコ
ントローラ１４０から出力されるものである。
これらの入力される画像データおよび同期信号に基づい
て、Ｃｕｉ’ディスプレイ３８における表示画素密度で
所定の表示が行なわれることとなる。
て、Ｃｕｉ’ディスプレイ３８における表示画素密度で
所定の表示が行なわれることとなる。
すでに述べたように、画素密度の変換は、Ｃ１ぼガイヌ
ゾレイ３８におけるド、１・の表示密度に合せて行なわ
れるものであるから、入力される密度変換された画素デ
ータがそのままドツトに対応することとなる。
ゾレイ３８におけるド、１・の表示密度に合せて行なわ
れるものであるから、入力される密度変換された画素デ
ータがそのままドツトに対応することとなる。
なお、−に述した各部の動作は、クロック発生回路１７
０から出力されるり１１ツタパルスのタイミングに従っ
て行なわれる。
０から出力されるり１１ツタパルスのタイミングに従っ
て行なわれる。
次に、本発明にかかる画像処理装置の第二の実施例につ
いて説明する。
いて説明する。
第７図にｔｒＪ、第二の実施例にかかる画像編集装置が
示されている。この図に尤・い−Ｃ１変換制御装置２０
０には、その入力段にバスインターフェイス２０２が設
けられており、このバスインターフェイス２０２がシス
テムバス３ｏＫ接続されている。バスインターフェイス
２０２は、デ゛イスフ０レイコントローラ２０４にｊ妾
ト左されており、更に、ディスプレイコント［」−ラ２
０４は、ラッチ回路２０６．２０８の入力端りに各々接
続されているとともに、Ｉ＜／Ｗ−Ｅ’ルス発生器２１
０にも接続されている。−まだ、デ、イスプレイコン）
ｏ−シ２０４は、論理和回路２１２の入力端Ｂにも接ｈ
；さＪしている。論理和回路２１２には、他に入力端Ａ
、Ｃが各々設けられており、それぞれラッチ回路２０６
，２１４の出力端Ｑが接続されている。
示されている。この図に尤・い−Ｃ１変換制御装置２０
０には、その入力段にバスインターフェイス２０２が設
けられており、このバスインターフェイス２０２がシス
テムバス３ｏＫ接続されている。バスインターフェイス
２０２は、デ゛イスフ０レイコントローラ２０４にｊ妾
ト左されており、更に、ディスプレイコント［」−ラ２
０４は、ラッチ回路２０６．２０８の入力端りに各々接
続されているとともに、Ｉ＜／Ｗ−Ｅ’ルス発生器２１
０にも接続されている。−まだ、デ、イスプレイコン）
ｏ−シ２０４は、論理和回路２１２の入力端Ｂにも接ｈ
；さＪしている。論理和回路２１２には、他に入力端Ａ
、Ｃが各々設けられており、それぞれラッチ回路２０６
，２１４の出力端Ｑが接続されている。
この論理和回路２１２の出力端Ｑは、表示バッファメモ
リ２１６の入力端ＤＩＮに接続されている。この表示バ
ッファメモＩＪ ２１６の出力端ＤＯＵは、ラッチ回路
２１４の入力端りに接続されているとともに、／ノドレ
ジスタ２１８にも接続されている。また、ラッチ回路２
１８の出力端Ｑは、表示バッファメモリ２１６のマドレ
ス入力端ＡＤＲに接続されている。
リ２１６の入力端ＤＩＮに接続されている。この表示バ
ッファメモＩＪ ２１６の出力端ＤＯＵは、ラッチ回路
２１４の入力端りに接続されているとともに、／ノドレ
ジスタ２１８にも接続されている。また、ラッチ回路２
１８の出力端Ｑは、表示バッファメモリ２１６のマドレ
ス入力端ＡＤＲに接続されている。
次に、上述し／ζ各部の基本的な動作と、タイミングに
ついて説明する。
ついて説明する。
バスインターフェイス２０２は、上述した第一の実施例
と同様であり、システムパス３０とディスプレイコント
ローラ２０４とのデータ転送の制御を行うプＣめのもの
である。ラッチ回路２０６．２１４の制御端ＬＥＩ 、
ＬＥ２には、Ｒ／Ｗ・ぐルス発生器２１０から制御化
−ｊ３１．Ｆ；１ 、 ＬＥ２が各々人力されており、
この信号が論理値の「Ｉ（」の期間中は入力端りのデー
タが保持されて出力端Ｑに各々出力されるように構成さ
ｊ＋、−Ｃいる。
と同様であり、システムパス３０とディスプレイコント
ローラ２０４とのデータ転送の制御を行うプＣめのもの
である。ラッチ回路２０６．２１４の制御端ＬＥＩ 、
ＬＥ２には、Ｒ／Ｗ・ぐルス発生器２１０から制御化
−ｊ３１．Ｆ；１ 、 ＬＥ２が各々人力されており、
この信号が論理値の「Ｉ（」の期間中は入力端りのデー
タが保持されて出力端Ｑに各々出力されるように構成さ
ｊ＋、−Ｃいる。
ラッチ回路２０８も同様に、制御ｉ’ｉｉｉ Ａ ｌ・
ＣにはＲ／Ｗ−＃ルス発生器２１０から制向口１、ｒ３
ｈＥが入力されており、この信号が「ＩＩ Ｊレベルの
期間中入力端りに入力されているア１゛レス信号をラッ
チして出力端Ｑに出力するようにイ１１１１Ｉ成されて
いる。
ＣにはＲ／Ｗ−＃ルス発生器２１０から制向口１、ｒ３
ｈＥが入力されており、この信号が「ＩＩ Ｊレベルの
期間中入力端りに入力されているア１゛レス信号をラッ
チして出力端Ｑに出力するようにイ１１１１Ｉ成されて
いる。
次に、論理和回路２１２０制御端Ｉ（１）には、Ｒ／Ｗ
−やルス発生器２１０から制ｉ’ｉｌｌイ１．壮Ｉｔ
Ｄが入力されでおり、この信号が「ＩＩ」レベルのとき
には入力端Ａ、Ｂ、Ｃの入力データの１す１？接するビ
ットに対して論理和の演豹が１１なわれ、制御信号ＲＤ
が「Ｌ」レベルのときにｔ、１、入力端Ｃの入力は無視
されて入力端Ａ、１３の人力の１隣接するビットに対す
る論理和の６’ｆ、 ３’）が？ｉなわれ、それぞれの
場合、出力端Ｑから出力さｉシる。
−やルス発生器２１０から制ｉ’ｉｌｌイ１．壮Ｉｔ
Ｄが入力されでおり、この信号が「ＩＩ」レベルのとき
には入力端Ａ、Ｂ、Ｃの入力データの１す１？接するビ
ットに対して論理和の演豹が１１なわれ、制御信号ＲＤ
が「Ｌ」レベルのときにｔ、１、入力端Ｃの入力は無視
されて入力端Ａ、１３の人力の１隣接するビットに対す
る論理和の６’ｆ、 ３’）が？ｉなわれ、それぞれの
場合、出力端Ｑから出力さｉシる。
表示バッファメモＩＪ ２１６の制穐１端ＷＥには、Ｒ
／ｗ−ｅルス発生器２１０から制御信号Ｉが入力されて
いる。との表示バッファメモリ２１６は、ＣＲＴディス
ノ０レイ３８の一画面分の表示エリアの画像データを格
納できる領域を有するのみならず、他にＣＲＴディスプ
レイ３８の水平走査方向すなわら一行分の画像データを
格納することができる領域も有している（以下後者の領
域を「ラインバッファ」という）。制御信号ＷＥが「Ｌ
」レベルのときには、ラインバッファに入力端ＤＩＮの
人力が格納され、「Ｈ」レベルのときには、ラインバッ
ファに格納されているデータが出力端１）ＯＵかも出力
されるように構成されている。
／ｗ−ｅルス発生器２１０から制御信号Ｉが入力されて
いる。との表示バッファメモリ２１６は、ＣＲＴディス
ノ０レイ３８の一画面分の表示エリアの画像データを格
納できる領域を有するのみならず、他にＣＲＴディスプ
レイ３８の水平走査方向すなわら一行分の画像データを
格納することができる領域も有している（以下後者の領
域を「ラインバッファ」という）。制御信号ＷＥが「Ｌ
」レベルのときには、ラインバッファに入力端ＤＩＮの
人力が格納され、「Ｈ」レベルのときには、ラインバッ
ファに格納されているデータが出力端１）ＯＵかも出力
されるように構成されている。
更に、シフトレノスタ２１８は、表示バッファメモＩＪ
２１６から読み出された画像データを、図示しないク
ロック発生器から入力されるクロックパルスのタイミン
グに基づいて並直列変換して出力する（幾能を有してお
り、この出力は、ＣＲＴディスプレイ３８に人力される
。
２１６から読み出された画像データを、図示しないク
ロック発生器から入力されるクロックパルスのタイミン
グに基づいて並直列変換して出力する（幾能を有してお
り、この出力は、ＣＲＴディスプレイ３８に人力される
。
ディスプレイコントロ−シ２０４からは、アドレスデー
タＬＢＡ〜と画像データ１〕〜とが交互に時分割的に出
力される（ ｐｆｒ ｓ図込）参照）。このディスプレ
イコントローン２０４は、表示モード、書込みモード、
修正モードなどの必要な動作モードを有している。表示
モードにおいては、ディスプレイコントローラ２０４か
らアドレスデータが出力され、これにｉｉＬっ−Ｃ表表
示バッファメモリ２１６画像データが１ＦＩｌ：み出さ
れて表示が行なわれる。書込みモードに二１．−いては
、画四データが画像メモリ３４から７ステムバス３０を
介して読み出され、更には表示バッファメモＩＪ ２１
６に格納される。修正」ニードにおいては、表示バッフ
ァメモＩＪ ２１６に格納されている画像データが修正
変更されて内び表示バッファメモリ２１（＋に格納され
る。
タＬＢＡ〜と画像データ１〕〜とが交互に時分割的に出
力される（ ｐｆｒ ｓ図込）参照）。このディスプレ
イコントローン２０４は、表示モード、書込みモード、
修正モードなどの必要な動作モードを有している。表示
モードにおいては、ディスプレイコントローラ２０４か
らアドレスデータが出力され、これにｉｉＬっ−Ｃ表表
示バッファメモリ２１６画像データが１ＦＩｌ：み出さ
れて表示が行なわれる。書込みモードに二１．−いては
、画四データが画像メモリ３４から７ステムバス３０を
介して読み出され、更には表示バッファメモＩＪ ２１
６に格納される。修正」ニードにおいては、表示バッフ
ァメモＩＪ ２１６に格納されている画像データが修正
変更されて内び表示バッファメモリ２１（＋に格納され
る。
なお、Ｒ／Ｗパルス発生器２１０１＝１：、ディスプレ
イコントローラ２０４から出力され７るタイミング信号
に従って、制御信号ＡＩ・： 、 ＬｌｔＩ、 ＬＥ２
゜ＲＤ及びＷ Ｅを生成する機能をイ」しでいる。これ
らの制御信号は、第７図においてｓ（）の符号によって
示されている。
イコントローラ２０４から出力され７るタイミング信号
に従って、制御信号ＡＩ・： 、 ＬｌｔＩ、 ＬＥ２
゜ＲＤ及びＷ Ｅを生成する機能をイ」しでいる。これ
らの制御信号は、第７図においてｓ（）の符号によって
示されている。
ディスプレイコントローラ２０４からは、同期信号がＣ
ＲＴディスプレイ３８に入力され、また、画像データ＆
：Ｉ： ／フトレノスク２１８からＣＲＴディヌゾレイ
３８に人力されるようになっている。
ＲＴディスプレイ３８に入力され、また、画像データ＆
：Ｉ： ／フトレノスク２１８からＣＲＴディヌゾレイ
３８に人力されるようになっている。
次に、上記実施例の全体的動作について第８図及び第９
図に示すタイムチャートを参照しながら説明する。第８
図（Ａ）ないし■）に示されているタイムチャートば、
第３図の第ＬＡ行目のような奇数行の画像データにおけ
る信号のタイミングを示すものであり、第９図＜Ａ）な
いしくＧ）は、第３図の第ＬＢ行目のような偶数行の画
像データにおける信号のタイミングを示すものである。
図に示すタイムチャートを参照しながら説明する。第８
図（Ａ）ないし■）に示されているタイムチャートば、
第３図の第ＬＡ行目のような奇数行の画像データにおけ
る信号のタイミングを示すものであり、第９図＜Ａ）な
いしくＧ）は、第３図の第ＬＢ行目のような偶数行の画
像データにおける信号のタイミングを示すものである。
まず、画像データのうちの奇数行における居込みモード
の動作について説明する。
の動作について説明する。
奇数行の画像データは、■ワードずつ、すなわち１画素
のデータずつ画像メモリ３４から読み出される。このデ
ータは、第８図（Ａ）においてＤＡＩ 、 ＤＢＩ 、
ＤＣＩ 、 ＤＤＩで表わされている。デイスプレイ
コントローラ２０４でｄｌ、これらの画像データＤＡＩ
、 ＤＢＩ 、 ＤＣ，ｌ 、 ｌ）１月に対し、ア
ドレスデータＬＢＡＯ、ＬＢＡＩが付加されて出力され
る。このアドレスデータＬＢＡＯ、ＬＩ３ＡＩは、表示
バッファメモリ２１６に設けらＪしているライン・ぐッ
ファにおけるアドレスを表わしており、第８図へ）の例
では、アドレスＬＩ３Ａ（ｌにゾゝ−タＤＡＩ 、 Ｉ
）Ｂｌが格納され、アドレスＬＢＡ ｌにデータＤＣＩ
、 ＤＤＩが格納される。すなわ（ハシインバッファ
の同一アドレスにスワ−１・分の１１１１日象データが
格納される。
のデータずつ画像メモリ３４から読み出される。このデ
ータは、第８図（Ａ）においてＤＡＩ 、 ＤＢＩ 、
ＤＣＩ 、 ＤＤＩで表わされている。デイスプレイ
コントローラ２０４でｄｌ、これらの画像データＤＡＩ
、 ＤＢＩ 、 ＤＣ，ｌ 、 ｌ）１月に対し、ア
ドレスデータＬＢＡＯ、ＬＢＡＩが付加されて出力され
る。このアドレスデータＬＢＡＯ、ＬＩ３ＡＩは、表示
バッファメモリ２１６に設けらＪしているライン・ぐッ
ファにおけるアドレスを表わしており、第８図へ）の例
では、アドレスＬＩ３Ａ（ｌにゾゝ−タＤＡＩ 、 Ｉ
）Ｂｌが格納され、アドレスＬＢＡ ｌにデータＤＣＩ
、 ＤＤＩが格納される。すなわ（ハシインバッファ
の同一アドレスにスワ−１・分の１１１１日象データが
格納される。
他方、この場合の動作に、Ｉ＝−いＣ＆：ｌ、ｉｌｉ制
御侶号ＲＤは「Ｌ」レベルであり（第１４１’Ｚ１（ト
シ）参照）、址た、制御信号ＬＥＩは、デ、ｆスゾレ・
ｒ−７ントロ〜う２０４の画像データ出力のｌソー１８
おきにすなわち２ワードの出力毎にｒｂＪレベルから１
− Ｉ（、Ｊレベルに反転する（第８１：；；Ｉ （Ｃ
）え：、照）。従ッテ、データＤＡＩ 力出力す、ｆＬ
Ｚ＋ト、１ｌｉｌｌＴｉｌ’ｌｌ ｌ、ｊ号ＬＥ１ば「
Ｌ」からｒ Ｈｊレベルとなり、データ１）Ａｔがう、
子回路２０６にンッナさＪｌ、る。
御侶号ＲＤは「Ｌ」レベルであり（第１４１’Ｚ１（ト
シ）参照）、址た、制御信号ＬＥＩは、デ、ｆスゾレ・
ｒ−７ントロ〜う２０４の画像データ出力のｌソー１８
おきにすなわち２ワードの出力毎にｒｂＪレベルから１
− Ｉ（、Ｊレベルに反転する（第８１：；；Ｉ （Ｃ
）え：、照）。従ッテ、データＤＡＩ 力出力す、ｆＬ
Ｚ＋ト、１ｌｉｌｌＴｉｌ’ｌｌ ｌ、ｊ号ＬＥ１ば「
Ｌ」からｒ Ｈｊレベルとなり、データ１）Ａｔがう、
子回路２０６にンッナさＪｌ、る。
次に、ブイスジレイコントｏ−−ｙ２０４からデータＤ
ＢＩが出力されたときは、制御信号ＬＥＩはｒＬＪレベ
ルのまま変化しない。従って論理和回路２１２の入力端
Ａ、Ｂには、各々デ〜りＤＡＩ 、 ＤＢＩが入力され
ることとなる。前述したように、制御信号ＲＤは、「Ｌ
」レベルであるから、論理和１１す路２１２では、デー
タＤＡＩ、ＤＢＩの論理和の演算が１１なわれ、出力端
Ｑから表示バッファメモリ２１６に出力される。すなわ
ち、データＤＡＩ 、 ＤＩ３１の各々において隣接す
る２ビツトずつの論理和の演算が行なわれ、デ〜りＤＡ
Ｉ 、 ＤＢＩの２ワードのデータから１７〜ト８のデ
ータが生成される。なお、■ワードは、データバスのデ
ータ長に対応する。従って、単純に・ データＤＡＩと
データＤＢＩの論理和の演算が行なわれるわけではなく
、第３図に示されている例について説明ずればＩ）１１
＋ＤＬ２ 、 Ｉ）１３ ＋ Ｄ１４の如くの演算が
行なわれるのである。
ＢＩが出力されたときは、制御信号ＬＥＩはｒＬＪレベ
ルのまま変化しない。従って論理和回路２１２の入力端
Ａ、Ｂには、各々デ〜りＤＡＩ 、 ＤＢＩが入力され
ることとなる。前述したように、制御信号ＲＤは、「Ｌ
」レベルであるから、論理和１１す路２１２では、デー
タＤＡＩ、ＤＢＩの論理和の演算が１１なわれ、出力端
Ｑから表示バッファメモリ２１６に出力される。すなわ
ち、データＤＡＩ 、 ＤＩ３１の各々において隣接す
る２ビツトずつの論理和の演算が行なわれ、デ〜りＤＡ
Ｉ 、 ＤＢＩの２ワードのデータから１７〜ト８のデ
ータが生成される。なお、■ワードは、データバスのデ
ータ長に対応する。従って、単純に・ データＤＡＩと
データＤＢＩの論理和の演算が行なわれるわけではなく
、第３図に示されている例について説明ずればＩ）１１
＋ＤＬ２ 、 Ｉ）１３ ＋ Ｄ１４の如くの演算が
行なわれるのである。
他方、割引１信シじＡＩＣは、アドレスデータＬＢＡＯ
。
。
ＬＢＡｌの出力毎に、「Ｈ」レベルとなる（第８図（Ｂ
）参照）。このため、アドレスプ゛−夕ＬＢＡＯ。
）参照）。このため、アドレスプ゛−夕ＬＢＡＯ。
ＬＢＡＩは、その出力毎にラッチ回路２０８にラッチさ
れ、表示バッファメモリ２１Ｇに対して出力される。
れ、表示バッファメモリ２１Ｇに対して出力される。
次に、１ｌｊｌＪ ｔｌｌ信号ＷＥは、前述した制御信
号ＬＥ１．！：１８０°の位相差をもつ一〇「ｌＩ」か
らｒＬＪレベルに反転する（第８１Δθ〕）参照）。こ
のため論理和回路２１２から前述しＩｃ Ｉ’ｄＸ接ビ
ットの論理和の演算結果が出力されると、ε−のュータ
がラインバッファのアドレスＬ １３ Ａ Ｏにイ１１
納されることとなる。
号ＬＥ１．！：１８０°の位相差をもつ一〇「ｌＩ」か
らｒＬＪレベルに反転する（第８１Δθ〕）参照）。こ
のため論理和回路２１２から前述しＩｃ Ｉ’ｄＸ接ビ
ットの論理和の演算結果が出力されると、ε−のュータ
がラインバッファのアドレスＬ １３ Ａ Ｏにイ１１
納されることとなる。
以上の動作が、画像メモリ：１４に格納されている画像
データの一行分に対しＣ′順次行なわれると、画素密度
が行方向に、ｌ・・い−（’Ａに変換された画像データ
が表示バ、ノアメモリ２１６のラインバッファに格納さ
れることとなる。
データの一行分に対しＣ′順次行なわれると、画素密度
が行方向に、ｌ・・い−（’Ａに変換された画像データ
が表示バ、ノアメモリ２１６のラインバッファに格納さ
れることとなる。
次に、画像データのうちのＩ！”＋数行に」９ける書込
みモードの動作について説明する。
みモードの動作について説明する。
偶数行の画像データも、同様に１ワードずつ画像メモリ
３４から読み出される。このデータは、第９図（Ａ）に
」、・いてＤＡ２ 、 ＤＢ２ 、 ＤＣ２、ＤＤ２で
表わされている。ディスプレイコントローラ２０４では
、これらの画像データＤＡ２ 、 ＤＢ２ 。
３４から読み出される。このデータは、第９図（Ａ）に
」、・いてＤＡ２ 、 ＤＢ２ 、 ＤＣ２、ＤＤ２で
表わされている。ディスプレイコントローラ２０４では
、これらの画像データＤＡ２ 、 ＤＢ２ 。
ＤＣ２、ＤＤ２に対し、ラインバッファのアドレスデー
タＬＢＡＯ、ＬＪ３Ａｌ及び表示パンツアメモリ２１６
の表示エリアのアドレスデータＤＩＳＯ。
タＬＢＡＯ、ＬＪ３Ａｌ及び表示パンツアメモリ２１６
の表示エリアのアドレスデータＤＩＳＯ。
ＤＩＳＩが交互にイ′−１加されて出力される。第９図
（ロ）の例においてケ、１、ラインバッファのアドレス
ＬＢＡ Ｏにデータ１）Ａ２が格納され、表示エリアの
アドレスＤＩＳ、ＯにデータＤＢ２が格納されるように
、アドレスラ゛−夕と画像データが配列されている。
（ロ）の例においてケ、１、ラインバッファのアドレス
ＬＢＡ Ｏにデータ１）Ａ２が格納され、表示エリアの
アドレスＤＩＳ、ＯにデータＤＢ２が格納されるように
、アドレスラ゛−夕と画像データが配列されている。
他方、この場合の動作においては、制御信号ＲＤはｒＨ
Ｊレベルであり（第９図（Ｇ）参照）。
Ｊレベルであり（第９図（Ｇ）参照）。
このため論理；（１］回路２１２が入力端Ａ、Ｂ、Ｃの
各々の入力に幻し、隣接ビ、１・の論理和を行う状態に
セットされている。まだ、制御信号ＡＥは、ディスプレ
イコントローラ２０４からアドレスデータが出力される
毎にｒＬＪから「１月に反転する（第９図（Ｂ）参照）
。１ｚＹ−、で、アドレスデータは、ラッチ回路２０８
にラッチされ、表示バッファメモリ２１６に幻して出力
される。
各々の入力に幻し、隣接ビ、１・の論理和を行う状態に
セットされている。まだ、制御信号ＡＥは、ディスプレ
イコントローラ２０４からアドレスデータが出力される
毎にｒＬＪから「１月に反転する（第９図（Ｂ）参照）
。１ｚＹ−、で、アドレスデータは、ラッチ回路２０８
にラッチされ、表示バッファメモリ２１６に幻して出力
される。
すなわち、表示バッファメモＩＪ ２１ Ｇは、制御信
号Ｉに応動して、アドレスラ′−りによって指定される
アドレスにデータを−１１き込み、又はデータを読み出
す状態に七ノドされている。
号Ｉに応動して、アドレスラ′−りによって指定される
アドレスにデータを−１１き込み、又はデータを読み出
す状態に七ノドされている。
制御信号ＬＥＩ 、 ＬＥ２は、ディスプレイコントロ
ーラ２０４の画像データ出力の１ワードおきに、すなわ
ち２ワードの出力毎にｒＬＪレベルからｒＨＪレベルに
反転する（第９図←）、０）参照）。従ってデータＤＡ
２が出力されると、制御１８号ＬＥＩは、ｒＨＪレベル
となり、データＤＡ２がラッチ回路２０６にラッチされ
ろ。
ーラ２０４の画像データ出力の１ワードおきに、すなわ
ち２ワードの出力毎にｒＬＪレベルからｒＨＪレベルに
反転する（第９図←）、０）参照）。従ってデータＤＡ
２が出力されると、制御１８号ＬＥＩは、ｒＨＪレベル
となり、データＤＡ２がラッチ回路２０６にラッチされ
ろ。
他方、表示バッファメモＩＪ ２１ （３からは、アド
レスデータＬＢＡＯＫＪ二って４旨定されるアドレスに
格納されているデータかたしグ出されて出力され、更に
、制御信号ＬＥ２がｌ−ＩＩ Ｊレベルとなった時点に
おいてう、子回路２１４にラッチさ・れる。（第９図（
Ｅ）参照）。このアドレスに格納されているデータは、
奇数行のデータであって、かつ、隣接するビ、１・に対
し論理和の演算が施されたデータである。すなわち、第
８図（Ａ）に示されているデータＩ） Ａ ＩとＤＢＩ
におけるｌｌｉ接するビット間の論理和の演算が行なわ
れだものである（以下、ｌ−（１）Ａｌ ） ＋ （Ｄ
ＢＩ ） ｊと表記する）。
レスデータＬＢＡＯＫＪ二って４旨定されるアドレスに
格納されているデータかたしグ出されて出力され、更に
、制御信号ＬＥ２がｌ−ＩＩ Ｊレベルとなった時点に
おいてう、子回路２１４にラッチさ・れる。（第９図（
Ｅ）参照）。このアドレスに格納されているデータは、
奇数行のデータであって、かつ、隣接するビ、１・に対
し論理和の演算が施されたデータである。すなわち、第
８図（Ａ）に示されているデータＩ） Ａ ＩとＤＢＩ
におけるｌｌｉ接するビット間の論理和の演算が行なわ
れだものである（以下、ｌ−（１）Ａｌ ） ＋ （Ｄ
ＢＩ ） ｊと表記する）。
次に、アドレスデータＤＩＳＯが出力された時点では、
制御信号ＷＥが「Ｈ」レベルであるため、アドレスＤＩ
ＳＯに格納されているデータが表示バッファメモＩＪ
２１６から出力されるが、制御信号ＬＥ２はｒＬＪレベ
ルであるので、う。
制御信号ＷＥが「Ｈ」レベルであるため、アドレスＤＩ
ＳＯに格納されているデータが表示バッファメモＩＪ
２１６から出力されるが、制御信号ＬＥ２はｒＬＪレベ
ルであるので、う。
子回路２１４にう、チされることはない。従って、ラッ
チ回路２１４にラッチされているデータは、（ＤＡＩ）
＋（１）Ｂｌ）のデータである。
チ回路２１４にラッチされているデータは、（ＤＡＩ）
＋（１）Ｂｌ）のデータである。
次に、データＤＢ２が出力されると、このデータは論理
和回路２１２の入力端Ｂに入力される。
和回路２１２の入力端Ｂに入力される。
すなわち、論３’４（：４１１回路２１２の入力端Ａ、
Ｂ。
Ｂ。
Ｃには、ＤＡ２ 、 Ｉ）＋１２ 、 （ＤＡＩ） ＋
（ＤＢＩ）が各々人力されていることとなる。従って、
これらのデータに対する隣接ビット間の論理和の演算が
行なわれる。このため第（１）式又は第（２）式に示さ
れている結集が、■ソー１分同Ｉ１．′ｉに表示パ、フ
ァメモリ２１６に対して人力されることとなる。
（ＤＢＩ）が各々人力されていることとなる。従って、
これらのデータに対する隣接ビット間の論理和の演算が
行なわれる。このため第（１）式又は第（２）式に示さ
れている結集が、■ソー１分同Ｉ１．′ｉに表示パ、フ
ァメモリ２１６に対して人力されることとなる。
他方、制御信号ＷＥは「Ｌ」レベルに反転しているので
（第９図（Ｆ）参照）、表示パ、ファメモリ２１６にお
けるアドレスＤＩＳｆｌこ前述したデータすなわち（Ｄ
ＡＩ） −１−（ＤＩ３１） ＋（ＤＡ２） ＋（ＤＢ
２）が格納されることとなる。
（第９図（Ｆ）参照）、表示パ、ファメモリ２１６にお
けるアドレスＤＩＳｆｌこ前述したデータすなわち（Ｄ
ＡＩ） −１−（ＤＩ３１） ＋（ＤＡ２） ＋（ＤＢ
２）が格納されることとなる。
以上の奇数行、偶数行に対する動作が一画面分の画像デ
ータに対して交互に繰り１反し行なわれると、表示バッ
ファメモリ２１ ’６の表示エリア内には、画素密度変
換が行なわれた一画面分の画像データが格納されること
となる。
ータに対して交互に繰り１反し行なわれると、表示バッ
ファメモリ２１ ’６の表示エリア内には、画素密度変
換が行なわれた一画面分の画像データが格納されること
となる。
この変換後の画像データは、ブイスジレイコン）ｏ−ラ
２０４の指示に従っで読み出され、ＣＲＴディスプレイ
３８に出力さ、１１．て所定の表示が行なわれる。
２０４の指示に従っで読み出され、ＣＲＴディスプレイ
３８に出力さ、１１．て所定の表示が行なわれる。
次に本発明にかかる画像処理装置の第三の実施例につい
て説明する。
て説明する。
第１０図には、第三の実施例にかかる画像処理装置が示
されている。この図において、変換制御装置３００には
、その人力段にバスインターフェイス３０２が設けられ
ており、このバスインターフェイス３０２がシステムパ
ス３０に接続されている。バスインターフェイス３０２
は、ディスプレイコントローラ３０４に接続されており
、更に、ディスプレイコントローラ３０４は、ラッチ回
路３０６の入力端Ｄ、表示バッファメモリ３０８の入力
端ＤＩＮＩ 、 ＤＩＮ２及びＲ／Ｗコントローラ３１
Ｏに各々接続されている。ディスプレイコントローラ３
０４及びＲ／Ｗコントローラ３１０は、クロック発生器
３１２に接続されている。
されている。この図において、変換制御装置３００には
、その人力段にバスインターフェイス３０２が設けられ
ており、このバスインターフェイス３０２がシステムパ
ス３０に接続されている。バスインターフェイス３０２
は、ディスプレイコントローラ３０４に接続されており
、更に、ディスプレイコントローラ３０４は、ラッチ回
路３０６の入力端Ｄ、表示バッファメモリ３０８の入力
端ＤＩＮＩ 、 ＤＩＮ２及びＲ／Ｗコントローラ３１
Ｏに各々接続されている。ディスプレイコントローラ３
０４及びＲ／Ｗコントローラ３１０は、クロック発生器
３１２に接続されている。
表示バッファメモリ３０８は、奇数行の画像データが格
納される分数エリア３０８Ａと、偶数行の画像データが
格納される偶数エリア３０８Ｂとを有しており、各々の
エリアに、入力端ＤＩＮＩＤＩＮ２、出力端１）ＯＬＪ
Ｉ 、 ＤＯＵ２、制御端ＷＥＩ、ＷＥ２がそれぞれ設
けられている。
納される分数エリア３０８Ａと、偶数行の画像データが
格納される偶数エリア３０８Ｂとを有しており、各々の
エリアに、入力端ＤＩＮＩＤＩＮ２、出力端１）ＯＬＪ
Ｉ 、 ＤＯＵ２、制御端ＷＥＩ、ＷＥ２がそれぞれ設
けられている。
各エリアに対するアドレスデータは、アドレスデータ端
ＡＤＨに入力され、これによって各エリアに共通するア
ドレスが指定し、？：するように構成されている。例え
ば、奇数エリア’３０８ＡのアドレスＡＤＳＢ３と偶数
エリア３０８１３のアドレスＡＤＳＢ２とは、アドレス
ＡＤＳ＋３が指定されるによって双方が同時に指定され
る。
ＡＤＨに入力され、これによって各エリアに共通するア
ドレスが指定し、？：するように構成されている。例え
ば、奇数エリア’３０８ＡのアドレスＡＤＳＢ３と偶数
エリア３０８１３のアドレスＡＤＳＢ２とは、アドレス
ＡＤＳ＋３が指定されるによって双方が同時に指定され
る。
表示バッファメモリ３０８のアドレスデータ端ＡＤＲに
は、う、チ回路３０６の出力節、ＩＱが接続されており
、また出力端Ｄｏｌｌ 、 １）ＯＵ２には、シフトレ
ノスタ３１２，３１４が各々接続されている。これらの
シフトレノスタ３１２ 、３１４の入力端は、ＤＯない
しＤ１５で表わされ、出力端は、ＱＯないしＱ１５で表
わさノ１−ている。
は、う、チ回路３０６の出力節、ＩＱが接続されており
、また出力端Ｄｏｌｌ 、 １）ＯＵ２には、シフトレ
ノスタ３１２，３１４が各々接続されている。これらの
シフトレノスタ３１２ 、３１４の入力端は、ＤＯない
しＤ１５で表わされ、出力端は、ＱＯないしＱ１５で表
わさノ１−ている。
そして出力端ＱＯ，Ｑｌには、各々ＯＲケゝ−１・３１
６．３１８が接続されており、更にＯＲケゝ−１・３１
（＋、３１８ばＯＲゲート３２０に接続されている。
６．３１８が接続されており、更にＯＲケゝ−１・３１
（＋、３１８ばＯＲゲート３２０に接続されている。
ＯＲケゝ−ト３２０は、ラッチ回路３２２の入力端りに
接続されており、ラッチ回路３２２の出力端Ｑば、ＣＲ
Ｔディスプレイ３８に接続されている。
接続されており、ラッチ回路３２２の出力端Ｑば、ＣＲ
Ｔディスプレイ３８に接続されている。
他方、Ｒ／Ｗコントローラ３１０は、ランチ回路３０６
，３２２、表示バッファメモリ３０８、シフトレノスタ
３１２，３１４及びＣＲＴディスプレイ３８に各々接続
されており、各部に制御信号を送る。なお、第１Ｏ図に
おいて、Ｓ（）の符号により制御信号が表わされている
。
，３２２、表示バッファメモリ３０８、シフトレノスタ
３１２，３１４及びＣＲＴディスプレイ３８に各々接続
されており、各部に制御信号を送る。なお、第１Ｏ図に
おいて、Ｓ（）の符号により制御信号が表わされている
。
次に、上述した各部の動作と、タイミングについて説明
する。
する。
ラッチ回路３０６，３２２では、前述した実施例と同様
に、制御端ＬＥ 、 ＨＣＬＫに入力される制御信号が
ｒ ｌ−Ｉ Ｊレベルとなるときに入力端りのデータが
ラノ′Ｊ−される。
に、制御端ＬＥ 、 ＨＣＬＫに入力される制御信号が
ｒ ｌ−Ｉ Ｊレベルとなるときに入力端りのデータが
ラノ′Ｊ−される。
表示バッフアノモリ３０８は、制御端ＷＥＩ 。
都２に入力される制御信号がｒＬＪレベルのとき、各表
示エリア３０８Ａ 、３０８Ｂの該当するアドレスにデ
ータの１込みが行なわれる。
示エリア３０８Ａ 、３０８Ｂの該当するアドレスにデ
ータの１込みが行なわれる。
シフトレノスタ３１２，３１４は、双方が連動して動作
するように、同一のタイミングの制御信号ＬＯＡＤ 、
５ＣＬＫが入力される。制御信号ＬＯＡＤが「Ｌ」か
ら「■（」のレベルとなると、表示バッファメモリ３０
８から入力されたデータ、が出力され、更に制御信号５
ＣＬＫが人力されると、この信号のタイミングで出力さ
れているデータが順にノットする。
するように、同一のタイミングの制御信号ＬＯＡＤ 、
５ＣＬＫが入力される。制御信号ＬＯＡＤが「Ｌ」か
ら「■（」のレベルとなると、表示バッファメモリ３０
８から入力されたデータ、が出力され、更に制御信号５
ＣＬＫが人力されると、この信号のタイミングで出力さ
れているデータが順にノットする。
なお、ＣＲＴディスプレイ３８０同助同号信号Ｒ／Ｗコ
ントローラ３１Ｏによ−）−Ｃ生成される。
ントローラ３１Ｏによ−）−Ｃ生成される。
以上説明した制御信号、同期’Ｉｉｆ 号１１ｊ、、ク
ロック発生器３１２によって生成されるクロックパルス
に基づいて生成される。
ロック発生器３１２によって生成されるクロックパルス
に基づいて生成される。
次に、上記実施例の全体的動作について、第１１図ない
し第１３図に示されているタイムチャー１・を参照しな
がら説明する。
し第１３図に示されているタイムチャー１・を参照しな
がら説明する。
１ず、画像データのうち、奇数行の画像データの」き込
みモードにおける動作について説明する。この動作にお
けるタイツ、グ゛ヤードは、第１１図に示されている。
みモードにおける動作について説明する。この動作にお
けるタイツ、グ゛ヤードは、第１１図に示されている。
奇数行の画像データは、ｌワード例えば１６ビツトずつ
画像メモリ３４から、洸み出される。
画像メモリ３４から、洸み出される。
このデータは、第１１図（Ａ）にふ・いて、０ＤＤＩ
。
。
０ＤＤ２ 、０ＤＤ３で表わされている。ディスゾレイ
コントロー２３０４では、これらの画像データ０ＤＤＩ
、 ０ＤＤ２ 、０ＤＤ３に対し、アドレスデータＡ
ＤＳＡＩ 、 ＡＤＳＢ３ 、 ＡＤＳＣ５が各々付加
されて出力される（第１１図（Ａ）参照）。このアドレ
スデータは、出力される毎に、制御信号ＬＥ（第１１図
（Ｂ）参照）が人力されるラッチ回路３０６にラッチさ
れ、表示バッファメモリ３０８に入力される。このアド
レスデータのみでは、入力時に最下位桁が無視されるた
め、表示バッファメモリ３０８の奇数エリヤ３０８又は
偶数エリア３０８Ｂいずれに書き込まれるのかは、定め
られない。
コントロー２３０４では、これらの画像データ０ＤＤＩ
、 ０ＤＤ２ 、０ＤＤ３に対し、アドレスデータＡ
ＤＳＡＩ 、 ＡＤＳＢ３ 、 ＡＤＳＣ５が各々付加
されて出力される（第１１図（Ａ）参照）。このアドレ
スデータは、出力される毎に、制御信号ＬＥ（第１１図
（Ｂ）参照）が人力されるラッチ回路３０６にラッチさ
れ、表示バッファメモリ３０８に入力される。このアド
レスデータのみでは、入力時に最下位桁が無視されるた
め、表示バッファメモリ３０８の奇数エリヤ３０８又は
偶数エリア３０８Ｂいずれに書き込まれるのかは、定め
られない。
他方、表示バッファメモリ３０８には、制御信号ＷＥＩ
、 ＷＦ２ （第１１図（Ｃ） 、 （Ｄ）参照）が
入力される。これらのうち制御信号ＷＥ２は、動作中ｒ
ＨＪレベルが４１１ｊ持され、制御信号ＷＥＩは、画像
データ０ＤＤＩ 、 ０１）Ｉ）２ 、０ＤＤ３の出力
に対応してｒＬＪレベルに反転する。これらの制御信号
ＷＥＩ 、 ＷＦ２ が人力されることによって表示バ
ッファメモリ３０８の奇数エリア３０８Ａが選択され、
奇数行の画像データ０ＤＩ）ｌ 、 ０ＤＤ２ 、０Ｄ
Ｄ３は、奇数エリア３０８ＡのアドレスＡ１．）ＳＡ
。
、 ＷＦ２ （第１１図（Ｃ） 、 （Ｄ）参照）が
入力される。これらのうち制御信号ＷＥ２は、動作中ｒ
ＨＪレベルが４１１ｊ持され、制御信号ＷＥＩは、画像
データ０ＤＤＩ 、 ０１）Ｉ）２ 、０ＤＤ３の出力
に対応してｒＬＪレベルに反転する。これらの制御信号
ＷＥＩ 、 ＷＦ２ が人力されることによって表示バ
ッファメモリ３０８の奇数エリア３０８Ａが選択され、
奇数行の画像データ０ＤＩ）ｌ 、 ０ＤＤ２ 、０Ｄ
Ｄ３は、奇数エリア３０８ＡのアドレスＡ１．）ＳＡ
。
ＡＤＳＢ 、 ＡＤＳＣに各々書き込−４′ノ１．るこ
ととなる。
ととなる。
なお、Ｒ／Ｗコントローラ３１０に、１、る制御信号Ｗ
ＥＩ 、 ＷＥ２の出力制御は、アドレスデータＡＩ）
ＳＡＩ 、 ＡＤＳＡ３ 、 ＡＤＳＡ５の最−トゴ）
ｊビ、、１・に基づいて行なわれる。すなわら、アドレ
スデータの最下位ビットがｒｌＪかｒｏＪかに、１．っ
−ｃ ７”！き込むエリアが奇数又は偶数エリアのいず
れであるかが判断される。別画すれば、イ（示バッノア
メモリ３０８における画像データの格納アドレスはラッ
チ回路３０６から人力さ、ＩＬる）′ドレスデータの他
に、制御信号ＷＥＩ 、 ＷＥ２ に、１．って指定次
に画像データのうち、偶数行の画像データの書き込みモ
ードにおける動作について説明する。この動作における
タイムチャートは、第１２図に示され−Ｃいる。
ＥＩ 、 ＷＥ２の出力制御は、アドレスデータＡＩ）
ＳＡＩ 、 ＡＤＳＡ３ 、 ＡＤＳＡ５の最−トゴ）
ｊビ、、１・に基づいて行なわれる。すなわら、アドレ
スデータの最下位ビットがｒｌＪかｒｏＪかに、１．っ
−ｃ ７”！き込むエリアが奇数又は偶数エリアのいず
れであるかが判断される。別画すれば、イ（示バッノア
メモリ３０８における画像データの格納アドレスはラッ
チ回路３０６から人力さ、ＩＬる）′ドレスデータの他
に、制御信号ＷＥＩ 、 ＷＥ２ に、１．って指定次
に画像データのうち、偶数行の画像データの書き込みモ
ードにおける動作について説明する。この動作における
タイムチャートは、第１２図に示され−Ｃいる。
偶数行の画ｆ３；データも、同様に１ワードずつ画像メ
モリ３４からｉ洸み出される。このデータは、第１２図
（Ａ）に」９いてＥＶＤ １ 、 ＥＶＤ ２ 、ＥＶ
Ｄ３で表わされている。ディスプレイコントローラ３０
４では、これらの画像データＥＶＤ １ 、 ’ＥＶＤ
２ 、 ＥＶＤ ３にり＝Ｊ Ｌ、アドレスデータＡＤ
ＳＡ Ｏ。
モリ３４からｉ洸み出される。このデータは、第１２図
（Ａ）に」９いてＥＶＤ １ 、 ＥＶＤ ２ 、ＥＶ
Ｄ３で表わされている。ディスプレイコントローラ３０
４では、これらの画像データＥＶＤ １ 、 ’ＥＶＤ
２ 、 ＥＶＤ ３にり＝Ｊ Ｌ、アドレスデータＡＤ
ＳＡ Ｏ。
ＡＤＳＢ２ 、 ＡＤＳＣ３が各々イマ１加されて出力
される（第１２図（ト）参照）。これらのアドレスデー
タは、上述した場Ｇ′と同様にラッチ回路３０６にラッ
チされ、表示バッフ−ｒメモリ３０８に入力される。
される（第１２図（ト）参照）。これらのアドレスデー
タは、上述した場Ｇ′と同様にラッチ回路３０６にラッ
チされ、表示バッフ−ｒメモリ３０８に入力される。
他方、表示バッファメモリ３０８には、制御信号ｍｌ、
玩シ（第１２図（Ｃ） 、 （Ｄ）参照）が入力される
。これらの制御信号は、第１１図（Ｃ） 、 （Ｄ）に
示されている波形と逆になっており、制御信号輌百は、
動作中ｒ ＨＪレベルが継持され、制御信号ｗｇｚは、
画像データＥＶＤＩ 、 ｊＣＶＤ２ 、ＥＶＤ３の出
力に対応してｒＬＪレベルに反転する。従って、表示バ
ッファメモリ３０８の偶数エリア３０８Ｂが選択され、
偶数１−１の画ＶＪ４５’ −りＥＶＤｌ 。
玩シ（第１２図（Ｃ） 、 （Ｄ）参照）が入力される
。これらの制御信号は、第１１図（Ｃ） 、 （Ｄ）に
示されている波形と逆になっており、制御信号輌百は、
動作中ｒ ＨＪレベルが継持され、制御信号ｗｇｚは、
画像データＥＶＤＩ 、 ｊＣＶＤ２ 、ＥＶＤ３の出
力に対応してｒＬＪレベルに反転する。従って、表示バ
ッファメモリ３０８の偶数エリア３０８Ｂが選択され、
偶数１−１の画ＶＪ４５’ −りＥＶＤｌ 。
ＥＶＤ２ 、 ＥＶＤ３ば、偶数エリア３０８Ｂのアド
レスＡＤＳＡ 、 Ａｌ）ＳＢ 、 ＡＤＳＣに各々１
１１き込４．ｌすることとなる。
レスＡＤＳＡ 、 Ａｌ）ＳＢ 、 ＡＤＳＣに各々１
１１き込４．ｌすることとなる。
以上の動作が画像メモリ３４に格納されている一画面分
の画像データに対して１−１なわれると、奇数行の画像
データｆよ表示バッファメモリ３０８の６″ｉ数エリア
３０８Ａに、偶数行の画像データは偶数エリア３０８Ｂ
に各々格納されることとなる。すなわち、本実施では、
上述した他の実ｊＷ例と異なり、ＣＲＴディスプレイ３
８に表示する一画面分の画像ュータが表〉」、バッファ
メモリ３０８に格納された段階では、ＩＩ”１２Ｎ、密
度の変換は何ら行なわれず、画素密１隻の変換Ｑ：［、
後述する表示モードの動作において１−ｉなわれる。
の画像データに対して１−１なわれると、奇数行の画像
データｆよ表示バッファメモリ３０８の６″ｉ数エリア
３０８Ａに、偶数行の画像データは偶数エリア３０８Ｂ
に各々格納されることとなる。すなわち、本実施では、
上述した他の実ｊＷ例と異なり、ＣＲＴディスプレイ３
８に表示する一画面分の画像ュータが表〉」、バッファ
メモリ３０８に格納された段階では、ＩＩ”１２Ｎ、密
度の変換は何ら行なわれず、画素密１隻の変換Ｑ：［、
後述する表示モードの動作において１−ｉなわれる。
次に、表示モードにおける（ｉＩＩ作について、第１３
図を参照しながら説明する。
図を参照しながら説明する。
この場合には、データの書き込みは行なわれないので、
！！ｉｌｌ弔印１１．シ）ｍｌｌｍｌはいずれもｒＨＪ
レベルである。このため、表示バッファメモリ３０８で
は、アドレスが指定されると、該当するアドレスに格納
されている画像データが出力される状態にある。
！！ｉｌｌ弔印１１．シ）ｍｌｌｍｌはいずれもｒＨＪ
レベルである。このため、表示バッファメモリ３０８で
は、アドレスが指定されると、該当するアドレスに格納
されている画像データが出力される状態にある。
他方、シフトレノスタ３１２．３１４には、制御信号で
あるシフトクロック５ＣＬＫ （第１３図（Ｂ）参照）
が入力さノシ、ラッチ回路３２２には、制御信号である
１／２ンフトクロックＨＣＬＫ （第１３図（５）参照
）が人力される。１／２シフトクロツクＨＣＬＫは、シ
フトクロック５ＣＬＫ＆Ｊｌ／２の周波数を有するクロ
ック・ぐルスである。更に、７７トレジスタ３１２．３
１４には、１／２ シフトクロ、り１（ＣＬＫの１６・
ぞルスに１回の割合で制御信号ＬＯＡＤが人力される（
第１３図（Ｃ）参照）。
あるシフトクロック５ＣＬＫ （第１３図（Ｂ）参照）
が入力さノシ、ラッチ回路３２２には、制御信号である
１／２ンフトクロックＨＣＬＫ （第１３図（５）参照
）が人力される。１／２シフトクロツクＨＣＬＫは、シ
フトクロック５ＣＬＫ＆Ｊｌ／２の周波数を有するクロ
ック・ぐルスである。更に、７７トレジスタ３１２．３
１４には、１／２ シフトクロ、り１（ＣＬＫの１６・
ぞルスに１回の割合で制御信号ＬＯＡＤが人力される（
第１３図（Ｃ）参照）。
次に、ディスプレイコノトローラ３０４から、制御信号
ＬＯＡＤに同期してアドレスデータＡＤＳＡ 。
ＬＯＡＤに同期してアドレスデータＡＤＳＡ 。
ＡＤＳＢ ’、 ＡＤＳＣが順に出力され、ラッチ回路
３０Ｇにラッチされる（第１３図の）参照）。
３０Ｇにラッチされる（第１３図の）参照）。
丑ず、アドレスデータＡＤＳＡが、表示・クノファメモ
リ３０８に人力されると、−アドレスＡＤＳＡに格納さ
れている画像データ０１］月、 ＥＶＤＩが各々エリア
３０８Ａ、３０８Ｉ３からシフレノスト３１２．３１４
に対して出力さノＬる（第１３図（匂参照）。
リ３０８に人力されると、−アドレスＡＤＳＡに格納さ
れている画像データ０１］月、 ＥＶＤＩが各々エリア
３０８Ａ、３０８Ｉ３からシフレノスト３１２．３１４
に対して出力さノＬる（第１３図（匂参照）。
次に、シフトレジスタ３１２，３１４では、制御信号Ｌ
ＯＡＤがｒＬＪレベルとナツ／ζ時点から、シフトクロ
、り５ＣＬＫのタイミングでＱ ｌ ５からＱＯの方向
に出力がシフトされる。まず、最初は、ＯＲケゝ−１・
３１６，３１８の人ツバ・、１：、Ｑｌ及びＱＯである
から、その出力Ｑよ、それぞれＱｌ−１−Ｑ Ｏである
。従って、ｏ ｉｔケゝ−１・３２０の出力ば、画像デ
ータ０ＤＤＩの最初の２ビットと画像データＥＶＤＩの
最初の２ピットの論、ｌ！＋！ 、Ｉｎとなる。
ＯＡＤがｒＬＪレベルとナツ／ζ時点から、シフトクロ
、り５ＣＬＫのタイミングでＱ ｌ ５からＱＯの方向
に出力がシフトされる。まず、最初は、ＯＲケゝ−１・
３１６，３１８の人ツバ・、１：、Ｑｌ及びＱＯである
から、その出力Ｑよ、それぞれＱｌ−１−Ｑ Ｏである
。従って、ｏ ｉｔケゝ−１・３２０の出力ば、画像デ
ータ０ＤＤＩの最初の２ビットと画像データＥＶＤＩの
最初の２ピットの論、ｌ！＋！ 、Ｉｎとなる。
画像データＯＤＤ ｌは、奇数行の最ド刀の１１フード
であり、画像データＥＶＤＩは、偶数行の最辺の１ワー
ドであるから、ＯＲケ゛−１・３２０の出力は、第（１
）式に示されている演算結果となる。この結果は、ラッ
チ回路３２２にラッチさ、／’Ｌ 、ＣＲＴディスフ０
レイ３８に出力される。
であり、画像データＥＶＤＩは、偶数行の最辺の１ワー
ドであるから、ＯＲケ゛−１・３２０の出力は、第（１
）式に示されている演算結果となる。この結果は、ラッ
チ回路３２２にラッチさ、／’Ｌ 、ＣＲＴディスフ０
レイ３８に出力される。
次に、シフトクロック５ＣＬＫのタイミングでシフトレ
ジスタ３１２，３１４の出力が１段シフトした場合を考
える。との場合には、ＯＲケ゛−）３１６，３１８の入
力は、Ｑｌ、Ｑ２となる。
ジスタ３１２，３１４の出力が１段シフトした場合を考
える。との場合には、ＯＲケ゛−）３１６，３１８の入
力は、Ｑｌ、Ｑ２となる。
従って、ＯＲケ゛−１・３２０の出力は、第３図におい
て、Ｄ１２−１−１）１３＋Ｄ２２＋Ｄ２３に対応する
ことになる。Ｄ１２．Ｄ２２は、シフトレジスタ３１６
．３１８の出力Ｑ１に対応し、すでに処理が終了したデ
ータであるから、この場合の演算結果は、ラッチ回路３
２２にう、チされない。
て、Ｄ１２−１−１）１３＋Ｄ２２＋Ｄ２３に対応する
ことになる。Ｄ１２．Ｄ２２は、シフトレジスタ３１６
．３１８の出力Ｑ１に対応し、すでに処理が終了したデ
ータであるから、この場合の演算結果は、ラッチ回路３
２２にう、チされない。
すなわち、ラッチ回路３２２のラッチ動作は、１／２シ
フトクロックＨＣＬＫのタイミングで行なわれ、シフト
レジスタ３１２，３１４の出力が２ピツトシストする１
σに行なわれる。
フトクロックＨＣＬＫのタイミングで行なわれ、シフト
レジスタ３１２，３１４の出力が２ピツトシストする１
σに行なわれる。
以上の動作が繰り返されることによって、第（１）式又
は第（２）式に示されている画素密度変換が実行され、
変換後の画像データがＣＲＴディスプレイ３８に入力さ
れ、所定の表示が行なわれる。
は第（２）式に示されている画素密度変換が実行され、
変換後の画像データがＣＲＴディスプレイ３８に入力さ
れ、所定の表示が行なわれる。
なお、上記実施例において、バスインターフェイスは必
要に応じて設ける」：うにすればよく、設計の内容によ
っては省略することも用能である。
要に応じて設ける」：うにすればよく、設計の内容によ
っては省略することも用能である。
以上説明したように、−上述し／こ丈ＭＩＩ例によれば
、次のような効果がある。
、次のような効果がある。
まス、ＣＲＴディスプレイ制ｆＩＩ１１装置と画素密度
変換装置を一体化したことに、１リバスインタ一フエイ
ス回路、クロック発生器なとの回路を共通とすることが
でき、これによって部品点数、例えばプリン！・基板の
枚数１■ｒを削減することができ、史には、消費電力も
減少し、電源装置の負相の軽減が可能となる。
変換装置を一体化したことに、１リバスインタ一フエイ
ス回路、クロック発生器なとの回路を共通とすることが
でき、これによって部品点数、例えばプリン！・基板の
枚数１■ｒを削減することができ、史には、消費電力も
減少し、電源装置の負相の軽減が可能となる。
捷／こ、従来の装置直においては、斗ず画像メモリから
密度変換装置に対して画像データを転送１〜、そして更
に密度変換装置からＣＲ’ｒディスフ。
密度変換装置に対して画像データを転送１〜、そして更
に密度変換装置からＣＲ’ｒディスフ。
レイ装置に対して変換後の画像データを転送するという
２段階のデータ転送が必°皮であったか、これを１段階
のデータ転送で１Ｊうことができるので、データ転送時
間を大幅に短縮することができ、ひいてゆ、システムバ
スの４１ｔイ〕時間が減少することとなっ−Ｃ１他の処
理のためにシステムバスを使用できる時間が長くなり、
結果として高速処理を行うことが可能となる。
２段階のデータ転送が必°皮であったか、これを１段階
のデータ転送で１Ｊうことができるので、データ転送時
間を大幅に短縮することができ、ひいてゆ、システムバ
スの４１ｔイ〕時間が減少することとなっ−Ｃ１他の処
理のためにシステムバスを使用できる時間が長くなり、
結果として高速処理を行うことが可能となる。
更に、全体として装置の小型化、低コスト化を図ること
もできる。
もできる。
なお、本発ＩＪＪ ＆、Ｊ二、伺ら上記実施例に限定さ
れるものではなく、例えば、両案密度変換を第（１）式
又は第（２）式以外の手法で行うようにしてもよく、そ
の比率も、必ずしも１／２である必要はない。例えば行
方向又は列方向のみに対して論理和の演算を行うように
しても」：い。その他、画素の間引きを行うようにして
もよい。
れるものではなく、例えば、両案密度変換を第（１）式
又は第（２）式以外の手法で行うようにしてもよく、そ
の比率も、必ずしも１／２である必要はない。例えば行
方向又は列方向のみに対して論理和の演算を行うように
しても」：い。その他、画素の間引きを行うようにして
もよい。
また、上記実施例では、表示手段として、ＣＲＴディス
プレイを使用する場合を示したが、その他、プラズ゛−
７デイスプレイ、液晶ディスフ。
プレイを使用する場合を示したが、その他、プラズ゛−
７デイスプレイ、液晶ディスフ。
レイなどの表示手段に対しても本発明は適用し得るもの
である。
である。
効果
以上説明したように、本発明の画像処理装置によればホ
スト（幾における画像の画素密度とは異なる画素密度で
画像表示が行なわれる装置の制御過程において画素密度
変換を行うこととし／このでホスト機における高い画素
密度におけるデータ処理を損うことなく高速で画素密度
変換を行うことができるというすぐれた効果を有する。
スト（幾における画像の画素密度とは異なる画素密度で
画像表示が行なわれる装置の制御過程において画素密度
変換を行うこととし／このでホスト機における高い画素
密度におけるデータ処理を損うことなく高速で画素密度
変換を行うことができるというすぐれた効果を有する。
第１図は従来の画像処理装置ｅＩ：の一イ１１１成例を
示すブロック図、 第２図は本発明にかかる画像処理装置の基本的な（（１
ｆ成を示すブロック図、 第３図は画素密度変換前の画像う−タの配列例を示す説
明図、 第４図は画素密度変換後の画像う−りの配列例を示す説
明図、 紀５図は本発明にかかる画像処理３・２置の第一の実施
例を示すブロック図、 第６図は密度変換回路の詳細なｉｉ’ｌ成例を示すブロ
ック図、 第７図は本発明にかかる画像処理装置の第二の実施例を
示すグロック図、 第８図（５）ないＬ （Ｅ）は第７図に示されている装
置における奇数行の画像データ処理の場合の動作を示す
タイムチャート、 第９図（Ａ）ないしくＧ）は第７図に示されている装置
における偶数行の画像データ処理の場合の動作を示すタ
イムチャート、 第１０図は本発明にかかる画像処理装置の第三の実施例
を示すブ０７り図、 第１１図（Ａ）ないし■）は第１Ｏ図に示されている装
置における市数行の画像データ処理の場合の動作を示す
タイムチャート、 第１２図（ＮないしくＤ）は第１０図に示されている装
置における偶数行の画像データ処理の場合の動作を示す
タイムチャート、 第１３図（Ｎないしく５））は第１Ｏ図に示されている
装置における表示モードのノ易合の動作を示すタイムチ
ャートである。 主要部分の符号の説明 ３０・・・システムパス、３４・・・画像メモリ、３６
．１００，２００，３００・・・変換制御装置、１３０
・・・密度変換回路、１３４，１３２・・・論理回路、
１５０，２１６，３０８・・Ｊ示ハ、ファン モ リ
、 ３１６，３１８，３２０−ＯＲケ” −ト 。 特許出願人 株式会社リコー 手続−’ｆｒｅ’：ｉ 、、ｉｌヨ状シ昭和５８年８月
１日 特、ｉ１庁長官 若杉和夫 殿 １、’ＩＣ件の表示 昭和５８年特許願第１４１８９５叶 ２、発明の名称 画像処理装置 ３゜補ｉＥをする者 事件との関係 特許出願人 住 所 東京都大ＩＩ１区中馬込１丁「１３番６５−）
名 称 （ｆ１７４） 株式会社 リ コ −４、代理
人 住所〒１０５ 東京都港区虎ノ門１−１３−４ 虎ノ門宝寿会館７階 ５、補正の対象 （１）明細書の「特許請求の範囲」の欄（２）明細書の
「発明の詳細な説明」の欄６、補正の内容 （１）「特許請求の範囲」を別紙の通り訂正する。 （２）明細書節１７頁ＷＳＩＯ行〜ｆｆ５１１行の「画
！編集装置」を 「画像処理装置」に訂正する。 （３）同第１８頁第１１行の 「ラッチ回路２１８」を 「ラッチ回路２０８」に訂１卜する。 （４）同第１８頁第１２行〜１３行の ［マドレスｊを 「アドレス」に訂正する。 （５）同第２２頁第１７行〜１８行の 「ｌワードずつ、すなわち１画素のデータずつ」を 「適当な画素数のデータ（１ワード）ずつ」に＃ＩｊＥ
、する。 （６）同第２３頁第８１＋の ｒＤＢＩが」を ｒＤＢｌの論理和演算されたｌワードが」に訂正する。 （７）同第２３頁第９行の ｒＤＤＩが」を ｒＤＤＩの同様に論理和演算されたｌワードが」 に訂正する。 （８）同第２３頁第９行〜１１行の 「すなわち、〜される。」 を削除する。 （８）同第３６頁第１１行の ｒＡＤＳＣ：３ Ｊを ｒＡＤｓｃ４ Ｊ に訂正する。 （１０）同第３７頁第６行の ｒＡＤＳＡ、 ＡＤＳＢ、 ＡＤＳＣ」をｒＡＤｓＡｏ
、、 ＡＤＳＢ２． ＡＤＳＣ４Ｊに訂正する。 （１１）同第３８頁第１４行〜１５行の［１／２シフト
クロツクＨＣＬＫＪを 「シフＩ・クロック５ＣＬＫＪ に訂正する。 特許請求の範囲 １９第一の画素密度の画像データが格納される第一・の
メモリと、第・の画素密度と異なる第二の画素密度で画
像を出力する画像出力装置と、第二のメモリを含み該画
像出力装置における画像出力を制御する出力制御装置と
を含み、該第−のメモリ及び出力制御装置はシステムバ
スにて相互に接続されて成る画像処理装置において、 該出力制御装置は画素密度変換手段を含み、該画素密度
変換１段は、前記システムバスを介して第一のメモリか
ら読み出された第一の画素密度の画像データを、前記第
二の画素密度の画像データに変換するとともに、前記シ
ステムバスを介することなく前記第二のメモリに対して
出力することを特徴とする画像処理装置。 ２、特許請求の範囲第１項記載の装置において、 前記画素密度変換り段は、第一の画素密度の画像データ
のうち隣接する画素に対応する複数の画像データに対し
論理和演算を行うことによって画素密度変換を行う論理
演算手段を含むことを特徴とする画像処理装置。 ３、第一の′画素密度の画像データが格納される第一の
メモリと、第一の画素密度と異なる第二の画素密度で画
像を出力する画像出力装置と、第二のメモリを含み該画
像出力装置における画像出力を制御する出力制御装置と
を含み、該第・のメモリ及び数カ制御装置はシステムバ
スにて相り−に接続されて成る画像処理装置において、 該出力制御装置は、画素密度変換１０段を含み、 該画素密度変換手段は、前記第゛、のメモリにシステム
バスな介して格納された第一の画素密度の画像データを
第二の画素密度の画像データに変換するとともに、前記
システムバスを介することなく １ｉｉｊ記画像出力装
置に対して出力することを特徴とする画像処理装置。 ４、特許請求の範囲第３項記載の装置において、 前記画素密度変換手段は、第一の画素密度の画像データ
のうち隣接する画素に対応する複数の画像データに対し
論理和演算を行うことによって画素密度変換を行う論理
演算手段を含むことを特徴とする画像処理装置。
示すブロック図、 第２図は本発明にかかる画像処理装置の基本的な（（１
ｆ成を示すブロック図、 第３図は画素密度変換前の画像う−タの配列例を示す説
明図、 第４図は画素密度変換後の画像う−りの配列例を示す説
明図、 紀５図は本発明にかかる画像処理３・２置の第一の実施
例を示すブロック図、 第６図は密度変換回路の詳細なｉｉ’ｌ成例を示すブロ
ック図、 第７図は本発明にかかる画像処理装置の第二の実施例を
示すグロック図、 第８図（５）ないＬ （Ｅ）は第７図に示されている装
置における奇数行の画像データ処理の場合の動作を示す
タイムチャート、 第９図（Ａ）ないしくＧ）は第７図に示されている装置
における偶数行の画像データ処理の場合の動作を示すタ
イムチャート、 第１０図は本発明にかかる画像処理装置の第三の実施例
を示すブ０７り図、 第１１図（Ａ）ないし■）は第１Ｏ図に示されている装
置における市数行の画像データ処理の場合の動作を示す
タイムチャート、 第１２図（ＮないしくＤ）は第１０図に示されている装
置における偶数行の画像データ処理の場合の動作を示す
タイムチャート、 第１３図（Ｎないしく５））は第１Ｏ図に示されている
装置における表示モードのノ易合の動作を示すタイムチ
ャートである。 主要部分の符号の説明 ３０・・・システムパス、３４・・・画像メモリ、３６
．１００，２００，３００・・・変換制御装置、１３０
・・・密度変換回路、１３４，１３２・・・論理回路、
１５０，２１６，３０８・・Ｊ示ハ、ファン モ リ
、 ３１６，３１８，３２０−ＯＲケ” −ト 。 特許出願人 株式会社リコー 手続−’ｆｒｅ’：ｉ 、、ｉｌヨ状シ昭和５８年８月
１日 特、ｉ１庁長官 若杉和夫 殿 １、’ＩＣ件の表示 昭和５８年特許願第１４１８９５叶 ２、発明の名称 画像処理装置 ３゜補ｉＥをする者 事件との関係 特許出願人 住 所 東京都大ＩＩ１区中馬込１丁「１３番６５−）
名 称 （ｆ１７４） 株式会社 リ コ −４、代理
人 住所〒１０５ 東京都港区虎ノ門１−１３−４ 虎ノ門宝寿会館７階 ５、補正の対象 （１）明細書の「特許請求の範囲」の欄（２）明細書の
「発明の詳細な説明」の欄６、補正の内容 （１）「特許請求の範囲」を別紙の通り訂正する。 （２）明細書節１７頁ＷＳＩＯ行〜ｆｆ５１１行の「画
！編集装置」を 「画像処理装置」に訂正する。 （３）同第１８頁第１１行の 「ラッチ回路２１８」を 「ラッチ回路２０８」に訂１卜する。 （４）同第１８頁第１２行〜１３行の ［マドレスｊを 「アドレス」に訂正する。 （５）同第２２頁第１７行〜１８行の 「ｌワードずつ、すなわち１画素のデータずつ」を 「適当な画素数のデータ（１ワード）ずつ」に＃ＩｊＥ
、する。 （６）同第２３頁第８１＋の ｒＤＢＩが」を ｒＤＢｌの論理和演算されたｌワードが」に訂正する。 （７）同第２３頁第９行の ｒＤＤＩが」を ｒＤＤＩの同様に論理和演算されたｌワードが」 に訂正する。 （８）同第２３頁第９行〜１１行の 「すなわち、〜される。」 を削除する。 （８）同第３６頁第１１行の ｒＡＤＳＣ：３ Ｊを ｒＡＤｓｃ４ Ｊ に訂正する。 （１０）同第３７頁第６行の ｒＡＤＳＡ、 ＡＤＳＢ、 ＡＤＳＣ」をｒＡＤｓＡｏ
、、 ＡＤＳＢ２． ＡＤＳＣ４Ｊに訂正する。 （１１）同第３８頁第１４行〜１５行の［１／２シフト
クロツクＨＣＬＫＪを 「シフＩ・クロック５ＣＬＫＪ に訂正する。 特許請求の範囲 １９第一の画素密度の画像データが格納される第一・の
メモリと、第・の画素密度と異なる第二の画素密度で画
像を出力する画像出力装置と、第二のメモリを含み該画
像出力装置における画像出力を制御する出力制御装置と
を含み、該第−のメモリ及び出力制御装置はシステムバ
スにて相互に接続されて成る画像処理装置において、 該出力制御装置は画素密度変換手段を含み、該画素密度
変換１段は、前記システムバスを介して第一のメモリか
ら読み出された第一の画素密度の画像データを、前記第
二の画素密度の画像データに変換するとともに、前記シ
ステムバスを介することなく前記第二のメモリに対して
出力することを特徴とする画像処理装置。 ２、特許請求の範囲第１項記載の装置において、 前記画素密度変換り段は、第一の画素密度の画像データ
のうち隣接する画素に対応する複数の画像データに対し
論理和演算を行うことによって画素密度変換を行う論理
演算手段を含むことを特徴とする画像処理装置。 ３、第一の′画素密度の画像データが格納される第一の
メモリと、第一の画素密度と異なる第二の画素密度で画
像を出力する画像出力装置と、第二のメモリを含み該画
像出力装置における画像出力を制御する出力制御装置と
を含み、該第・のメモリ及び数カ制御装置はシステムバ
スにて相り−に接続されて成る画像処理装置において、 該出力制御装置は、画素密度変換１０段を含み、 該画素密度変換手段は、前記第゛、のメモリにシステム
バスな介して格納された第一の画素密度の画像データを
第二の画素密度の画像データに変換するとともに、前記
システムバスを介することなく １ｉｉｊ記画像出力装
置に対して出力することを特徴とする画像処理装置。 ４、特許請求の範囲第３項記載の装置において、 前記画素密度変換手段は、第一の画素密度の画像データ
のうち隣接する画素に対応する複数の画像データに対し
論理和演算を行うことによって画素密度変換を行う論理
演算手段を含むことを特徴とする画像処理装置。
Claims (1)
- 【特許請求の範囲】 １、 第一の画素密度の画像テ゛−りが格納される第一
のメモリと、第一の画素密度と異なる第二の画素密度で
両像を出力する画像出力装置と、第二のメモリを含み該
画像出力装置における画像出力を制御する出力制御装置
とを含み、該第−のメモリ及び出力制御装置はシステム
バスにて相互に接続されて成る画像処理装置において、
該出力制御装置は画素密度変換手段を含み、該画素密度
変換手段は、前記システムバスを介して第一のメモリか
ら読み出さ、１１．プこ第一の画素密度の画像データを
、１）１１記２１′「二の画、（・コ密度の画像データ
に変換するとともに、前記システムバスを介することな
く前記第二のメモリに対して出力することｔ ’Ｉ’＆
徴とする画負ζ処理装置。 ２、特許請求の範囲第１項記載の装置ｉ”ｌにおいて、 前記画素密度変換手段は、第一の画素密度の画像データ
のうち隣接する画素に対応する複数の画像データに対し
論理和演３ツ、を行うことによって画素密度変換を行う
論理演９手段を含むことを特徴とする画像処理装置。 ３、第一の画素密度の画像データが格納される第一のメ
モリと、第一の画素密度と異なる第二の画素密度で画像
を出力する画像出力装置と、第二のメモリを含み該画像
出力装置における画像出力を制御する出力制御装置とを
含み、該第−のメモリ及び記録制御装置はシステムバス
にて相互に接続されて成る画像処理装置において、該出
力制御装置は、画素密度変換手段を含み、該画素密度変
換手段は、前記第二のメモリにシステムバスを介して格
納された第一の画素密度の画像データを第二の画素密度
の画像データに変換するとともに、前記システムバスを
介することなく前記画像出力装置に対して出力すること
を特徴とする画像処理装置。 ４、％許請求の範囲第３項記載の装置において、 前記画素密度変換手段は、第一の画素密度の画像データ
のうち隣接する画素に対応する複数の画像データに対し
論理和波３？を行うことによって画素密度変換を行う論
理前３つ手段を含むことを特徴とする画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58141895A JPH0734225B2 (ja) | 1983-08-04 | 1983-08-04 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58141895A JPH0734225B2 (ja) | 1983-08-04 | 1983-08-04 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6033669A true JPS6033669A (ja) | 1985-02-21 |
| JPH0734225B2 JPH0734225B2 (ja) | 1995-04-12 |
Family
ID=15302659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58141895A Expired - Lifetime JPH0734225B2 (ja) | 1983-08-04 | 1983-08-04 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0734225B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61256482A (ja) * | 1985-05-09 | 1986-11-14 | Ricoh Co Ltd | 画像処理装置 |
| JPS634377A (ja) * | 1986-06-24 | 1988-01-09 | Nec Corp | 画像メモリ |
| JPH02214986A (ja) * | 1989-02-16 | 1990-08-27 | Matsushita Electric Ind Co Ltd | 画像演算装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5192125A (en) * | 1975-02-10 | 1976-08-12 | Mojipataan no kakudaishukushohoshiki | |
| JPS53115124A (en) * | 1977-03-18 | 1978-10-07 | Ricoh Co Ltd | Transmission system for picture information |
| JPS57204966A (en) * | 1981-06-12 | 1982-12-15 | Hitachi Ltd | Digital picture processing method |
| JPS57212486A (en) * | 1981-06-24 | 1982-12-27 | Fujitsu Ltd | Image information conversion system |
-
1983
- 1983-08-04 JP JP58141895A patent/JPH0734225B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5192125A (en) * | 1975-02-10 | 1976-08-12 | Mojipataan no kakudaishukushohoshiki | |
| JPS53115124A (en) * | 1977-03-18 | 1978-10-07 | Ricoh Co Ltd | Transmission system for picture information |
| JPS57204966A (en) * | 1981-06-12 | 1982-12-15 | Hitachi Ltd | Digital picture processing method |
| JPS57212486A (en) * | 1981-06-24 | 1982-12-27 | Fujitsu Ltd | Image information conversion system |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61256482A (ja) * | 1985-05-09 | 1986-11-14 | Ricoh Co Ltd | 画像処理装置 |
| JPS634377A (ja) * | 1986-06-24 | 1988-01-09 | Nec Corp | 画像メモリ |
| JPH02214986A (ja) * | 1989-02-16 | 1990-08-27 | Matsushita Electric Ind Co Ltd | 画像演算装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0734225B2 (ja) | 1995-04-12 |
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