JPS6034126B2 - デジタル信号の関数変換回路 - Google Patents

Description

【発明の詳細な説明】 本発明はデジタル信号の関数変換回路に関する。 本明細書においてデジタル信号の関数変換回路とは、デ
ジタル入力信号を予め定めた関数で変換したうえコード
化したデジタル出力信号を得る回路のことをいう。 たとえばパルスコードモデュレーション（以下、ＰＣＭ
と略記する）録音などにおいて、ＰＣＭされたデジタル
データが担持しているレベル情報をｄＢレベルで表示す
るために、入力としてのデジタルデータを関数変換し、
この場合は対関数変換したうえ、コード化したデジタル
出力信号を得る回路であって、この例でいえばこの場合
はデジタル信号対数変換回路であり、これはアナログ信
号レベルを対数圧縮する対数圧縮回路に相当する。従来
のデジタル信号関数変換には第１図に示す如くランダム
ロジックゲート回路１を用いてデジタル入力信号を関数
変換したうえコード化してデジタル出力信号に変換した
出力を得ていた。 しかし、上記の如き従来のデジタル信号の関数変換回路
によるときは、変換関数の自由な変更が困難であり、ま
たランダムロジックゲート回路が複雑となり、ランダム
ロジックゲート回路を簡単にするためデジタル出力信号
の間隔は等間隔にしたり、また精度を犠牲にしてデジタ
ル入力信号の下位ビットを無視して処理しなければなら
ないなどの欠点を有していた。本発明は上記にかんがみ
なされたもので、上記の欠点を解消したデジタル信号の
関数変換回路を提供することを目的とするものである。 この目的は本発明によれば、デジタル入力信号の最大値
と最小値との間を変換関数の逆関数に対応して得たい出
力コード信号のビット数ｎに応答した数に分割して得た
それぞれの分割点のデジタル値を記憶させた記憶回路と
、前記記憶装置から出力されるデジタル値とデジタル入
力信号値との大小を比較するデジタル比較器と、前記デ
ジタル比較器の出力を入力とするシフトレジスタと、前
記デジタル比較器から前記シフトレジスタへの出力毎に
前記デジタル比較器の出力値に応答して前記記憶回路中
に記憶したデジタル値を逐次選択してデジタル比較器へ
出力させるアドレスを指定する制御回路とを備え、前記
シフトレジスタからｎビットのデジタル出力信号を得る
ことにより達成される。以下、本発明を実施例により説
明する。第２図は本発明の一実施例のブロック図である
。 本実施例において変換関数を対数関数とし、たとえばＰ
ＣＭ録音された１４ビットデジタルデータを対数変換し
て４ビット数の２進デジタル出力信号に変換する場合を
例に説明する。第２図において２はリードオンリーメモ
リ（ＲＯＭ）またはリードライトメモリ（ＲＡＭ）など
の記憶回路である。 たとえば第３図の横軸に示した如くデジタル入力信号の
最小値ＤＭ，および最大値ＤＭＡの間を目的とする変換
関数の逆関数、本実施例において目的とする変換関数は
対数関数であるため指数関数に従って机区分に分割する
。本実施例において得たい出力デジタル信号のビット数
ｎは４であるため１６分割する。この分割点をそれぞれ
Ｂ，Ｃ？・・・，Ｐとしたとき、各分割点Ｂ，Ｃ，・・
・Ｐのデジタル入力信号値のデジタル値を記憶回路２に
記憶させてある。たとえば第３図においてＺは１６本の
折線で近似した対数関数であり、最４・値ＤＭ，に対し
て縦軸上の原点を対応させ、最大値ＤＭＡに対してその
対数値ＤＭＡ′を縦軸上にとり、縦軸上に縦軸の原点と
ＤＭＡ′との間を１箱等分した各点Ｂ′，Ｃ′，…Ｐ′
に対して、機軸上に分割点Ｂ，Ｃ，・・・Ｐを定めるこ
とができ、各分割点Ｂ，Ｃ，・・・Ｐのデジタル入力信
号値のデジタル値、すなわちＤＭＩとＤＭＡとの間を指
数関数に従って１６分割した分割点Ｂ，Ｃ，・・・Ｐの
デジタル入力信号値のデジタル値を記憶させてある。以
下各分割点Ｂ，Ｃ，・・・Ｐに応答するデジタル値をそ
れぞれＢ，Ｃ，・・・Ｐと示す場合もある。また記憶回
路２は制御回路３からのアドレス指定信号により指定さ
れた各分割点のデジタル値Ｂ，Ｃ，…Ｐの一つを出力デ
ータとしてデジタル比較器（以下、単に比較器と記す）
に出力する。 比較器４は１４ビットのデジタル入力信号と記憶回路２
から出力されたデジタル値とを入力とし、その両入力値
を比較する。いま記憶回路２から比鮫器４へのデジタル
値をＳＲ、デジタル入力信号をＳ２とすれば、比較器４
はＳＲミＳｚのとき高電位出力（以下、高電位出力を“
１”で示し、低電位出力を“０”で示す）を発生する。
５は比較器４の出力を入力とする４ビットの直列入力、
並列出力のシフトレジスタであり、制御回路３は比較器
４の出力に応答して記憶回路２中に記憶したデジタル値
を逐次選択するアドレス指定を行なう。 いま説明の便宜のために最小値ＤＭ１、各分割点に応答
するデジタル値Ｂ，Ｃ，・・・Ｐを第３図の機軸に示し
た順序を明らかにするため２進数に〔 〕を付して、最
小値ＤＭＩは

〔００００〕、Ｂは〔０００１〕、Ｇは〔
００１０〕、・・・Ｐは〔１１１１〕の如くに記して分
割点の順序を示す。 そこで、デジタル入力信号が比較器４に入力された時点
でシフトレジスタ５の内容をクリアし、制御回路３は記
憶回路２の分割点１のデジタル値１〔１０００〕の格納
されているアドレスを指定する。 ここにおいて、デジタル入力信号値Ｓ２と記憶回路２か
ら出力されたデジタル値１〔１０００〕とが比較器４で
比較される。この結果、デジタル入力信号Ｓ２とデジタ
ル値１との間と１≦Ｓ２のときは比較器４はシフトレジ
スタ５に出力“１”を発する。また１＜Ｓ２のときは比
較器４はシフトレジスタ５に出力“０”を発する。つぎ
に制御回路３はシフトレジスタ５に入力された前記の第
１回目の比較結果により次の比較データとしての記憶回
路２のデジタル値の格納アドレスを指定する。第１回目
の比較結果が“１”のときは制御回路３は分割点Ｍのデ
ジタル値Ｍ〔１１００〕が格納されているアドレスを、
第１回目の比較結果が“０”のときは制御回路３は分割
点Ｅのデジタル値Ｅ〔０１００〕が格納されているアド
レスを指定して、デジタル入力信号値Ｓｚとデジタル値
ＭまたはＥとの間で第２回目の比較が行なわれる。なお
これらのタイミングはシフトレジスタ５に与えられるシ
フトパルスに同期して行なわれることは勿論である。シ
フトパルスはデジタル入力信号が比較器４に順次に入力
される周波数のほぼ６倍の周波数のパルスに選定してあ
り、第１のパルスでシフトレジスタ５の内容をクリアし
、第２〜第５のパルスで比較結果を入力し、第６のパル
スでシフトレジスタ５の内容を出力端ＯＵＴに出力する
。上記の第２回目の比較結果は上記の場合と同様にシフ
トレジスタ５に入力される。同様に引き続き第３回目の
比較、第４回目の比較が行なわれる。この場合、制御回
路３からのアドレス指定により記憶回路２から比較器４
へ出力されるデジタル値は第４図に示す如くであって樹
枝状にそれぞれ各分割点のデジタル値Ｂ〔０００１〕，
Ｃ〔００１０〕，・・・Ｐ〔１１１１〕の何れか一つが
選択されて出力されることになる。この状態を第４図に
示してある。第４図において枠の下に〔 〕で示した２
進数は各分割点の順序を示す４ビットの記号であり、こ
の記号により比較結果により次に制御回路３のアドレス
指定信号により樹枝状に選択されて行く記憶回路２の出
力のデジタル値の順序が明らかになるであろう。また枠
に囲った記号は各分割点のデジタル値を示している。ま
た、第４図において枠間の実線は比較器４からシフトレ
ジスタ５への出力が“０”の場合の選択路を、同じく破
線は出力が“１”の場合の選択路を示している。以上の
如く第４回目の比較が終了すれば４ビットのデジタル出
力信号がシフトレジスタ５にられる。 このシフトレジスタ５の内容を読み出すことによりデジ
タル入力信号Ｓ２に対する関数変換は終了し、つぎのデ
ジタル入力信号に対しても上記と同様に関数変換が行な
われる。ここで第１回目の比較器４の比較結果はデジタ
ル信号の最上位ビットのすなわち４ビット目の、第２回
目の比較結果は同じく３ビット目の、第３回目の比較結
果は同じく２ビット目の、第４回目の比較結果は同じく
１ビット目のデジタル信号のデジツトであり、これは第
４図において（ ）内に示してあり、各枠間の出力“１
”，“０”を順次配列した値と等しい。 いま例えば、デジタル入力信号Ｓｚが分割点のデジタル
値Ｐ≦Ｓｚ＜ＤＭＡの間に落ちる値であれば〔１１１１
〕のデジタル出力が、０≦Ｓ２＜Ｐの間に落ちる値であ
れば〔１１１０〕のデジタル出力が出力信号として得ら
れ、以下同様にデジタル入力信号が対数関数で変換され
たうえ４ビットのデジタル値に変換されて出力される。 すぎに制御回路３の具体例について説明する。いま、分
割点のデジタル値Ｂ，Ｃ，…Ｐを１，Ｍ，Ｅ，０，Ｋ，
Ｇ，Ｃ，Ｐ，Ｎ，Ｌ，Ｊ，日，Ｆ，Ｄ，Ｂの順序に記憶
回路２に格納してお〈ものとすれば、制御回路３にはク
リア信号とクロック信号（シフトパルス）を入力とする
４進カウン夕６と、４進カウンタ６からの２ビット情報
とシフトレジスタ５の出力とを入力とするアドレスマッ
ピングメカニズム７を用いることにより、第４図に示し
た記憶回路２からの出力データを順次樹枝状に選するア
ドレス信号が制御回路３から得ることができる。また、
比較器４の出力をＳｚ≦ＳＲのとき出力“０”となるよ
うに比較器４を設定しても、前記と同様に構成すること
ができる。 この場合においては、前記の如くデジタル入力信号Ｓ２
が分割点のデジタル値Ｐ＜Ｓ２ＳＤＭの間に落ちる値で
あれば〔１１１１〕のデジタル出力が、０＜Ｓ２≦Ｐの
間に落ちる値であれば〔１１１０〕のデジタル出力信号
が得られることになる。また、最小値ＤＭ，と最大値Ｄ
ＭＡとの間を（２ｎ−１）すなわち１５分割して、１８
分割のときの分割点Ｂを最小値ＤＭ，と一致させれば１
５分割の場合であっても同様に構成することができ、同
じ作用が行なわれる。 また前記の例はデジタル出力信号が４ビットの場合であ
ったが、デジタル出力信号を５ビットで得たい場合も同
様に構成することができる。 またこの場合、比較器４の比較回数は一つのデジタル入
力信号に対して５回の比較で一つのデジタル出力信号が
得られることになる。またｎビットの場合も同様である
。また、前記の実施例は変換関数を対数関数とした場合
であるが、他の関数の場合も同様に変換するこができる
。 この場合は記憶回路２に格納する分割点のデジタル値は
当該変換関数で変換した値となる。また前記の実施例は
第３図に示した如く縦軸側が等間隔となるように分割し
た場合を例に説明したが等分割にする必要がなく、任意
の間隔の分割であっても差支えない。 要するに変換関数の逆関数に従って定まる分割点のデジ
タル値を記憶回路２に記憶させてあればよい。以上説明
した如く本発明によれば、デジタル入力信号の関数変換
が行え、その変換は正確であり、またｄＢレベル表示に
使用するときｄＢ値の範囲、間隔を任意に選定すること
ができる。 また、記憶回路に容量の大きいものを使用すれば、数種
のレベルを切替えで任意に、たとえば２船間隔で３２点
、１胆間隔で３２点の分割などを選択することもできる
。

【図面の簡単な説明】

第１図は従来のデジタル入力信号の関数変換回路のブロ
ック図、第２図は本発明の一実施例のプロック図。 第３図は本発明の作用の説明に供する図。第４図は記憶
回路からの出力データの選択の説明に供する図。第５図
は制御回路の一例のブ。ツク図。２・・…・記憶回路、
３・・・・・様。 御回路、４・…・・比較器、５……シフトレジスタ。第
１図 第２図 第３図 第５図 第４図

Claims (1)

【特許請求の範囲】
1. １ デジタル入力信号の最小値と最大値との間を所定の
   変換関数の逆関数に従つて得たい出力信号のビツト数ｎ
   に応答した数に分割して得たそれぞれの分割点のデジタ
   ル値を記憶させた記憶回路と、前記記憶回路から出力さ
   れるデジタル値と前記デジタル入力信号の値との大小を
   比較するデジタル比較器と、前記デジタル比較器の出力
   を入力とするシフトレジスタと、前記デジタル比較器か
   ら前記シフトレジスタへの出力毎に前記デジタル比較器
   の出力値に応答して前記記憶回路中に記憶したデジタル
   値を逐次選択してデジタル比較器へ出力させるアドレス
   を指定する制御回路とを備え、前記シフトレジスタから
   変換関数で変換されたｎビツトのデジタル出力信号を得
   ることを特徴とするデジタル信号の関数変換回路。