JPS6144318B2 - - Google Patents
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- JPS6144318B2 JPS6144318B2 JP53149104A JP14910478A JPS6144318B2 JP S6144318 B2 JPS6144318 B2 JP S6144318B2 JP 53149104 A JP53149104 A JP 53149104A JP 14910478 A JP14910478 A JP 14910478A JP S6144318 B2 JPS6144318 B2 JP S6144318B2
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/42—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of patterns using a display memory without fixed position correspondence between the display memory contents and the display position on the screen
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09B—EDUCATIONAL OR DEMONSTRATION APPLIANCES; APPLIANCES FOR TEACHING, OR COMMUNICATING WITH, THE BLIND, DEAF OR MUTE; MODELS; PLANETARIA; GLOBES; MAPS; DIAGRAMS
- G09B9/00—Simulators for teaching or training purposes
- G09B9/02—Simulators for teaching or training purposes for teaching control of vehicles or other craft
- G09B9/08—Simulators for teaching or training purposes for teaching control of vehicles or other craft for teaching control of aircraft, e.g. Link trainer
- G09B9/30—Simulation of view from aircraft
- G09B9/301—Simulation of view from aircraft by computer-processed or -generated image
- G09B9/302—Simulation of view from aircraft by computer-processed or -generated image the image being transformed by computer processing, e.g. updating the image to correspond to the changing point of view
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/02—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed
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- General Engineering & Computer Science (AREA)
- Aviation & Aerospace Engineering (AREA)
- Business, Economics & Management (AREA)
- Educational Administration (AREA)
- Educational Technology (AREA)
- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】
本発明は、計算機等から送出されるデータにも
とづいてラスタースキヤン方式のモニタに点情報
を表示するための図形表示装置、例えばフライト
シミユレータに付属するビジユアルデイスプレイ
装置等に関するものである。
とづいてラスタースキヤン方式のモニタに点情報
を表示するための図形表示装置、例えばフライト
シミユレータに付属するビジユアルデイスプレイ
装置等に関するものである。
従来、ビジユアルデイスプレイ等において、計
算機から送られてくる情報をラスタースキヤン方
式のモニタ画面に表示する場合、モニタ画面を構
成するための時間的制約から、画面の総絵素数Ｘ
色情報ビツト数の容量を有するメモリを設ける、
いわゆるフレームメモリ方式が用いられてきた。
しかし、この方式では画面の分解能の向上、表示
色数の増加にともなつてメモリ容量が非常に増大
するという欠点があつた。その上、33ミリ秒に１
コマずつ変化する動画を出す場合には、一方のフ
レームメモリに計算機等からの情報を書き込んで
いるときに、他のフレームメモリは、その前に書
き込まれた情報を読み出して表示するというよう
に交互に書込み、読み出しをくり返すために、少
くとも、上記のフレームメモリを２組備える必要
があり、これがさらにメモリ容量の増大をともな
つた。
算機から送られてくる情報をラスタースキヤン方
式のモニタ画面に表示する場合、モニタ画面を構
成するための時間的制約から、画面の総絵素数Ｘ
色情報ビツト数の容量を有するメモリを設ける、
いわゆるフレームメモリ方式が用いられてきた。
しかし、この方式では画面の分解能の向上、表示
色数の増加にともなつてメモリ容量が非常に増大
するという欠点があつた。その上、33ミリ秒に１
コマずつ変化する動画を出す場合には、一方のフ
レームメモリに計算機等からの情報を書き込んで
いるときに、他のフレームメモリは、その前に書
き込まれた情報を読み出して表示するというよう
に交互に書込み、読み出しをくり返すために、少
くとも、上記のフレームメモリを２組備える必要
があり、これがさらにメモリ容量の増大をともな
つた。
本発明の目的は、この様な点情報を画面に表示
するに際し、必要なメモリ容量を従来の方式と比
べ、減じせしめる図形表示装置を提供するもので
ある。
するに際し、必要なメモリ容量を従来の方式と比
べ、減じせしめる図形表示装置を提供するもので
ある。
上記の目的を達成するために、本発明では、計
算機等から送られてくる１画面分の点情報のモニ
タ画面上の位置座標および点の名前を記憶する第
１のメモリを持ち、このメモリに蓄えられている
点情報のなかから、モニタの垂直走査量に対応し
た縦方向座標値を有する点情報を探索し、探索さ
れた点情報の名前に対応する第２のメモリの、該
点情報の横方向座標値で指定される番地に点の存
在を記憶し、さらにこの第２のメモリの内容をモ
ニタの水平走査に同期して読み出し、表示優先度
を付加して色づけを行い、モニタに表示するとい
う構成をとる。そして、この第１のメモリの探索
は、モニタ画面１画面に表示すべき点情報の個数
に応じて行なわれ、第１のメモリ、第２のメモリ
への記憶および第２のメモリの読み出しを、モニ
タの垂直走査にしたがつて、繰り返し行い、１画
面の画像を得ることに特徴がある。
算機等から送られてくる１画面分の点情報のモニ
タ画面上の位置座標および点の名前を記憶する第
１のメモリを持ち、このメモリに蓄えられている
点情報のなかから、モニタの垂直走査量に対応し
た縦方向座標値を有する点情報を探索し、探索さ
れた点情報の名前に対応する第２のメモリの、該
点情報の横方向座標値で指定される番地に点の存
在を記憶し、さらにこの第２のメモリの内容をモ
ニタの水平走査に同期して読み出し、表示優先度
を付加して色づけを行い、モニタに表示するとい
う構成をとる。そして、この第１のメモリの探索
は、モニタ画面１画面に表示すべき点情報の個数
に応じて行なわれ、第１のメモリ、第２のメモリ
への記憶および第２のメモリの読み出しを、モニ
タの垂直走査にしたがつて、繰り返し行い、１画
面の画像を得ることに特徴がある。
以下、本発明を実施例により詳細に説明する。
第１図〜第４図は、本発明による図形表示装置
の一実施例の構成図で、分解能、1024〔横（Ｙ）
方向〕×512〔縦（Ｔ）方向〕のモニタ（第７図参
照）に４種類の色を持つ点を１画面に最大512個
表示する図形表示装置の例である。
の一実施例の構成図で、分解能、1024〔横（Ｙ）
方向〕×512〔縦（Ｔ）方向〕のモニタ（第７図参
照）に４種類の色を持つ点を１画面に最大512個
表示する図形表示装置の例である。
第１図〜第４図において、RAMはランダムア
クセスメモリ、SELはデータセレクタ、CNTは
バイナリーカウンタ、CMPはコンパレータ、
LATはラツチレジスタ、TFFはＴフリツプフロ
ツプ、DECはデコーダ、SRはシフトレジスタ、
PEはプライオリテイエンコーダ、DACはＤ／Ａ
コンバータ、NANDはナンドゲート、ANDはア
ンドゲート、NORはノアゲート、ORはオアゲー
ト、INVはインバータを表わす。
クセスメモリ、SELはデータセレクタ、CNTは
バイナリーカウンタ、CMPはコンパレータ、
LATはラツチレジスタ、TFFはＴフリツプフロ
ツプ、DECはデコーダ、SRはシフトレジスタ、
PEはプライオリテイエンコーダ、DACはＤ／Ａ
コンバータ、NANDはナンドゲート、ANDはア
ンドゲート、NORはノアゲート、ORはオアゲー
ト、INVはインバータを表わす。
RAMはデータイン端子DIに書込むデータ値を
与え、アドレス端子ADRで書き込み又は読み出
す番地を指定し、チツプセレクト端子CSに
“０”を与え、ライトネーブル端子WEを“０”
にすることにより書き込みがなされ、書き込まれ
たデータを読み出す場合はCSを“０”にし、WE
を“１”にすることでDOから読み出されたデー
タが得られる。
与え、アドレス端子ADRで書き込み又は読み出
す番地を指定し、チツプセレクト端子CSに
“０”を与え、ライトネーブル端子WEを“０”
にすることにより書き込みがなされ、書き込まれ
たデータを読み出す場合はCSを“０”にし、WE
を“１”にすることでDOから読み出されたデー
タが得られる。
第１図は、点の縦方向座標、横方向座標値およ
び名前（この名前というのは、具体的には色に対
応している。）から成るデータDATをRAM１１
またはRAM１２に取り込み、次に取り込んだ点
の数すなわちデータの数だけRAM１２または
RAM１１から読み出す回路の構成図である。こ
こで、動画を表示するために、メモリを２組備え
（RAM１１および１２）、モニタ画面の１フレー
ム毎にDATの取り込み、読み出しに切換えて使
つている。また、１画面に表示する点の数はフレ
ーム毎に変化するため、SEL１３、LAT、CMP
を用いて、１フレーム前に書き込まれた点の数だ
けRAMから読み出すための読み出しデータ個数
制御回路を設けている。
び名前（この名前というのは、具体的には色に対
応している。）から成るデータDATをRAM１１
またはRAM１２に取り込み、次に取り込んだ点
の数すなわちデータの数だけRAM１２または
RAM１１から読み出す回路の構成図である。こ
こで、動画を表示するために、メモリを２組備え
（RAM１１および１２）、モニタ画面の１フレー
ム毎にDATの取り込み、読み出しに切換えて使
つている。また、１画面に表示する点の数はフレ
ーム毎に変化するため、SEL１３、LAT、CMP
を用いて、１フレーム前に書き込まれた点の数だ
けRAMから読み出すための読み出しデータ個数
制御回路を設けている。
第１図の回路の動作を、第８図のタイミングチ
ヤートを用いて説明する。モニタのフレーム初頭
において、その同期信号EVN（偶数フイールド
信号）がTFF１０のクロツク入力端子１０に入
力され、その出力Ｑすなわち信号FEVが“１”
レベルになる。従つて、このフレームにおいて
SEL１１はCNT１１の出力をRAM１１のアドレ
ス入力として選ぶ。計算機等から送られてくるデ
ータDATは、第６図に示すように１ワード21ビ
ツトからなつている。このデータDATは、計算
機からのストローブSTBによつて、RAM１１の
０番地から最大511番地まで順に書きこまれて行
く（RAM１１およびRAM１２の容量はそれぞれ
21ビツト×512ワード）。そしてN1個（N1512）
で次の画面に表示すべき点数分のデータ転送が終
了すると、計算機等からは転送終了信号ENDが
出力され、これによりCNT１１の出力すなわち
N1がLAT１１に記憶される。
ヤートを用いて説明する。モニタのフレーム初頭
において、その同期信号EVN（偶数フイールド
信号）がTFF１０のクロツク入力端子１０に入
力され、その出力Ｑすなわち信号FEVが“１”
レベルになる。従つて、このフレームにおいて
SEL１１はCNT１１の出力をRAM１１のアドレ
ス入力として選ぶ。計算機等から送られてくるデ
ータDATは、第６図に示すように１ワード21ビ
ツトからなつている。このデータDATは、計算
機からのストローブSTBによつて、RAM１１の
０番地から最大511番地まで順に書きこまれて行
く（RAM１１およびRAM１２の容量はそれぞれ
21ビツト×512ワード）。そしてN1個（N1512）
で次の画面に表示すべき点数分のデータ転送が終
了すると、計算機等からは転送終了信号ENDが
出力され、これによりCNT１１の出力すなわち
N1がLAT１１に記憶される。
計算機等から送られて来る点情報が次のフレー
ムにうつり、EVNパルスがTFF１０のCK端子に
入力されると、その出力は状態を反転し、Ｑが
“０”に、が“１”となる。従つて、このフレ
ームではSEL１１，１２，１３および１０はそれ
ぞれCNT１２、CNT１１、LAT１１およびRAM
１１のデータ出力DOを選ぶ。すなわちDATは
RAM１２に書き込まれてゆき、このフレームで
計算機から転送されたDAT個数はLAT１２に記
憶される。また、RAM１１の、前フレームで書
かれた内容は、CNT１２の出力によりモニタの
１水平走査期間（以下1Hと略す）毎に、０番地
からN1番地まで、繰り返し読み出され、データ
Ｘとなる。なお、CNT１２は、水平走査開始初
頭にクリア信号CL２によりクリアされ、10MHz
のクロツクパルスCP１でカウントアツプされて
ゆく。そして、その出力がLAT１１の内容N1と
一致すればCMP１０はＯを出力し、LAT１３は
リセツトされ、CNT１２は、次の水平走査期間
（以下Ｈという。）に入るまでカウントアツプを停
止し、読み出しデータの個数が制限される。
ムにうつり、EVNパルスがTFF１０のCK端子に
入力されると、その出力は状態を反転し、Ｑが
“０”に、が“１”となる。従つて、このフレ
ームではSEL１１，１２，１３および１０はそれ
ぞれCNT１２、CNT１１、LAT１１およびRAM
１１のデータ出力DOを選ぶ。すなわちDATは
RAM１２に書き込まれてゆき、このフレームで
計算機から転送されたDAT個数はLAT１２に記
憶される。また、RAM１１の、前フレームで書
かれた内容は、CNT１２の出力によりモニタの
１水平走査期間（以下1Hと略す）毎に、０番地
からN1番地まで、繰り返し読み出され、データ
Ｘとなる。なお、CNT１２は、水平走査開始初
頭にクリア信号CL２によりクリアされ、10MHz
のクロツクパルスCP１でカウントアツプされて
ゆく。そして、その出力がLAT１１の内容N1と
一致すればCMP１０はＯを出力し、LAT１３は
リセツトされ、CNT１２は、次の水平走査期間
（以下Ｈという。）に入るまでカウントアツプを停
止し、読み出しデータの個数が制限される。
以下、同様に１フレーム毎にRAM１１および
１２は、DATの取り込みまたは読み出しを繰り
返す。
１２は、DATの取り込みまたは読み出しを繰り
返す。
以上の様に、計算機から送出されRAM１１ま
たは１２に蓄えられた点情報Ｘは、１ワードあた
り第６図に示すビツト構成となつている。しかし
ながら、第７図に示す通り、計算機からのデータ
（ワード）送出順とモニタ画面上の点の位置との
間には何ら関係が存在しない。したがつて、モニ
タの水平走査（HSYNC）に同期して点情報を高
速で表示するために、あらかじめあるＨに属する
点をRAM１１または１２から捜し出し、1H分の
容量を有する他のメモリに整理しておく必要があ
る。
たは１２に蓄えられた点情報Ｘは、１ワードあた
り第６図に示すビツト構成となつている。しかし
ながら、第７図に示す通り、計算機からのデータ
（ワード）送出順とモニタ画面上の点の位置との
間には何ら関係が存在しない。したがつて、モニ
タの水平走査（HSYNC）に同期して点情報を高
速で表示するために、あらかじめあるＨに属する
点をRAM１１または１２から捜し出し、1H分の
容量を有する他のメモリに整理しておく必要があ
る。
第２図及び第４図は第１図のRAMから読み出
された点情報Ｘを1H分のメモリ、RAM２０〜２
３または２４〜２７に整理する回路の構成図であ
る。以下この回路の動作を、第６図および第８図
を用いて説明する。
された点情報Ｘを1H分のメモリ、RAM２０〜２
３または２４〜２７に整理する回路の構成図であ
る。以下この回路の動作を、第６図および第８図
を用いて説明する。
第２図に示したRAM２０〜２７は実際にはそ
れぞれ第４図に示すように１ビツト×256ワード
のRAM4個（例えばRAM２０はRAM２００〜２
０３）で出来ているが、第２図では説明を簡単に
するため４個のRAMを１つのRAMとして表現し
ている。この４つのRAM２００〜２０３はそれ
ぞれの図形名、すなわち４種の色の１つずつに対
応している。RAM２０〜２３または、RAM２４
〜２７は４個で1H分の点情報の記憶場所〔｛（１
ビツト×256）×４｝×４ワード〕を設けている。
そしてTFF２０の出力Ｑ，によつて1H毎に、
RAM２０〜２３、またはRAM２４〜２７を、
RAM１１または１２から探索された点情報の書
き込み、あるいは表示のための読み出しおよびそ
の後の消去に、切り換えて用いる。例えば、ある
ＨでTFF２０の出力信号FCL２が“１”なら
ば、RAM２０〜２３には点情報Ｘの中から次の
1Hで表示すべき点情報が書きこまれ、RAM２４
〜２７からは1H前に書かれた内容が読み出さ
れ、表示され、消去される。次の1Hでは、RAM
２０〜２３を読み出し、消去し、RAM２４〜２
７を書き込みに使う。
れぞれ第４図に示すように１ビツト×256ワード
のRAM4個（例えばRAM２０はRAM２００〜２
０３）で出来ているが、第２図では説明を簡単に
するため４個のRAMを１つのRAMとして表現し
ている。この４つのRAM２００〜２０３はそれ
ぞれの図形名、すなわち４種の色の１つずつに対
応している。RAM２０〜２３または、RAM２４
〜２７は４個で1H分の点情報の記憶場所〔｛（１
ビツト×256）×４｝×４ワード〕を設けている。
そしてTFF２０の出力Ｑ，によつて1H毎に、
RAM２０〜２３、またはRAM２４〜２７を、
RAM１１または１２から探索された点情報の書
き込み、あるいは表示のための読み出しおよびそ
の後の消去に、切り換えて用いる。例えば、ある
ＨでTFF２０の出力信号FCL２が“１”なら
ば、RAM２０〜２３には点情報Ｘの中から次の
1Hで表示すべき点情報が書きこまれ、RAM２４
〜２７からは1H前に書かれた内容が読み出さ
れ、表示され、消去される。次の1Hでは、RAM
２０〜２３を読み出し、消去し、RAM２４〜２
７を書き込みに使う。
まず、然るべき点情報のRAMへの書き込み動
作を説明する。信号FCL２が“１”のときを例
にとる。第６図に示す様に、点情報Ｘのうち、点
の名前X1（２ビツト）をDEC２０によりデコー
ドしてRAM２０〜２３のデータ入力d1とする。
デコードされたデータd1は第４図d10〜d13に示す
ように４ビツトで構成されており、信号w1とd10
〜d13それぞれの論理積をとることにより、４つ
のRAM（RAM２００〜２０３）のうちどの図形
名、すなわち、どの色に対応するRAMのWE端
子を“０”にするかが決まる。点情報Ｘのうち、
横（Ｙ）方向座標値の下位２ビツト（X21）を
DEC２１によりデコードして、その出力をそれ
ぞれのRAMのCS端子に加える（C11〜C14）。す
なわち、Ｙ方向座標値下位２ビツトが00ならば
RAM２３を、01ならばRAM２２を………という
ようにセレクトする。点情報Ｘのうち、Ｙ方向座
標値の上位８ビツト（X22）をRAM２０〜２３の
アドレス入力とする（a1）。
作を説明する。信号FCL２が“１”のときを例
にとる。第６図に示す様に、点情報Ｘのうち、点
の名前X1（２ビツト）をDEC２０によりデコー
ドしてRAM２０〜２３のデータ入力d1とする。
デコードされたデータd1は第４図d10〜d13に示す
ように４ビツトで構成されており、信号w1とd10
〜d13それぞれの論理積をとることにより、４つ
のRAM（RAM２００〜２０３）のうちどの図形
名、すなわち、どの色に対応するRAMのWE端
子を“０”にするかが決まる。点情報Ｘのうち、
横（Ｙ）方向座標値の下位２ビツト（X21）を
DEC２１によりデコードして、その出力をそれ
ぞれのRAMのCS端子に加える（C11〜C14）。す
なわち、Ｙ方向座標値下位２ビツトが00ならば
RAM２３を、01ならばRAM２２を………という
ようにセレクトする。点情報Ｘのうち、Ｙ方向座
標値の上位８ビツト（X22）をRAM２０〜２３の
アドレス入力とする（a1）。
点情報Ｘのうち、縦（Ｔ）方向座標値９ビツト
（X3）をCMP２０のデータ入力端子Ａに加える。
一方、CMP２０のデータ入力端子Ｂには、CNT
２１の出力DOが入力され、Ａ＝ＢならばCMP２
０は出力Ｏが発生し、それにより書込信号w1が
得られる。ここでCNT２１は、フイールドの初
頭（実際には垂直走査が始まつてから20H目まで
はブランキング期間であるので、20H目が初頭と
なる。一方、表示は21H目からなされる。）で、
信号TLDによつて、偶数フイールドならば０
が、奇数フイールドならば１がロードされる。そ
の後、信号TCKにより、1H毎に、２ずつカウン
トアツプされてゆく。すなわち、CNT２１のDO
を、1H毎に、偶数フイールドでは０、２、４…
……510、奇数フイールドでは１、３、５………
511と変化させることにより、インターレース方
式によるモニタ上の走査線の時間的な位置と、モ
ニタ画面の座標値とを対応づけている。一方、第
１図の説明で述べた通り、点情報ＸはRAM１１
または１２から、毎Ｈ繰り返して、そのフレーム
で表示すべき点の個数（最大512個）だけ、
100nsec（10MHzのクロツクパルス）の周期で読
み出されている。したがつて、CNT２１のDO
と、X3が一致する点情報に対しては、X21で指定
されるRAMの、X22で指定される番地に、X1の名
前にもとづく情報が1H以内に書き込まれる。
（X3）をCMP２０のデータ入力端子Ａに加える。
一方、CMP２０のデータ入力端子Ｂには、CNT
２１の出力DOが入力され、Ａ＝ＢならばCMP２
０は出力Ｏが発生し、それにより書込信号w1が
得られる。ここでCNT２１は、フイールドの初
頭（実際には垂直走査が始まつてから20H目まで
はブランキング期間であるので、20H目が初頭と
なる。一方、表示は21H目からなされる。）で、
信号TLDによつて、偶数フイールドならば０
が、奇数フイールドならば１がロードされる。そ
の後、信号TCKにより、1H毎に、２ずつカウン
トアツプされてゆく。すなわち、CNT２１のDO
を、1H毎に、偶数フイールドでは０、２、４…
……510、奇数フイールドでは１、３、５………
511と変化させることにより、インターレース方
式によるモニタ上の走査線の時間的な位置と、モ
ニタ画面の座標値とを対応づけている。一方、第
１図の説明で述べた通り、点情報ＸはRAM１１
または１２から、毎Ｈ繰り返して、そのフレーム
で表示すべき点の個数（最大512個）だけ、
100nsec（10MHzのクロツクパルス）の周期で読
み出されている。したがつて、CNT２１のDO
と、X3が一致する点情報に対しては、X21で指定
されるRAMの、X22で指定される番地に、X1の名
前にもとづく情報が1H以内に書き込まれる。
次に、第２図、第３図および第４図の表示のた
めの回路の構成図、第８図のタイミングチヤート
および第９図のタイミングチヤートを用いて、
RAM２０〜２３まではRAM２４〜２７に蓄えら
れているデータの読み出し、表示およびRAMの
消去動作を説明する。信号FCL２が０のときを
例にとる。
めの回路の構成図、第８図のタイミングチヤート
および第９図のタイミングチヤートを用いて、
RAM２０〜２３まではRAM２４〜２７に蓄えら
れているデータの読み出し、表示およびRAMの
消去動作を説明する。信号FCL２が０のときを
例にとる。
第９図に示す様に、周期が１画素に相当する
20MHzのクロツクパルスをもとに、5MHz周期は
４画素に相当する200nsec）のCP2および
SR1LD、SR1CK、SR2LD、SR2CKおよび
SELSR信号を作成する。
20MHzのクロツクパルスをもとに、5MHz周期は
４画素に相当する200nsec）のCP2および
SR1LD、SR1CK、SR2LD、SR2CKおよび
SELSR信号を作成する。
RAM２０〜２３のADR指定のためのCNT２０
はHSYNCの初頭でクリアされる。TFF２０の出
力により1Hの間、RAM２０〜２３のDIには消去
のためデータとして０が与えられ、RAM２０〜
２３の端子CSには“０”が与えられる。CNT２
０はCP２によりカウントアツプされ、これによ
りRAM２０〜２３の指定された番地のデータ出
力DOがSEL２６〜２９を通してSR３０〜３３又
はSR３４〜３７にとりこまれる。すなわち、
SELSR信号が“０”のときには、信号SR1LDが
発生し、SR３０〜３３に点情報がロードされ
る。そして信号SR1CKにより、50nsec毎に４画
素分の情報がタイムシリアルに読み出され、SEL
３０を通してPE３０に入力される。
はHSYNCの初頭でクリアされる。TFF２０の出
力により1Hの間、RAM２０〜２３のDIには消去
のためデータとして０が与えられ、RAM２０〜
２３の端子CSには“０”が与えられる。CNT２
０はCP２によりカウントアツプされ、これによ
りRAM２０〜２３の指定された番地のデータ出
力DOがSEL２６〜２９を通してSR３０〜３３又
はSR３４〜３７にとりこまれる。すなわち、
SELSR信号が“０”のときには、信号SR1LDが
発生し、SR３０〜３３に点情報がロードされ
る。そして信号SR1CKにより、50nsec毎に４画
素分の情報がタイムシリアルに読み出され、SEL
３０を通してPE３０に入力される。
なお、SR３０〜３３にRAM２０〜２３のDO
がロードされた後、信号FCL２は“０”になつ
ているので、SEL２０はＹ端子に端子Ａの値、す
なわち“０”を出力し、信号d10〜d13がすべて
“０”となり、これとINV２０の出力２にもと
づく信号w1により、RAM２０〜２３のWE端子
には“０”が与えられ、データとして０を書き込
み、消去がなされる。
がロードされた後、信号FCL２は“０”になつ
ているので、SEL２０はＹ端子に端子Ａの値、す
なわち“０”を出力し、信号d10〜d13がすべて
“０”となり、これとINV２０の出力２にもと
づく信号w1により、RAM２０〜２３のWE端子
には“０”が与えられ、データとして０を書き込
み、消去がなされる。
次にCNT２０がCP２によりカウントアツプさ
れ、RAM２０〜２３の次のADRが指定され、前
と同様の操作により次の４画素分のデータが
RAM２０〜２３から読み出され、SR３４〜３７
にとり込まれ、同様にしてPE３０に入力され
る。これらを繰り返してRAM２０〜２３の０〜
255番地までの内容をすべて読み出し1Hの表示を
終える。
れ、RAM２０〜２３の次のADRが指定され、前
と同様の操作により次の４画素分のデータが
RAM２０〜２３から読み出され、SR３４〜３７
にとり込まれ、同様にしてPE３０に入力され
る。これらを繰り返してRAM２０〜２３の０〜
255番地までの内容をすべて読み出し1Hの表示を
終える。
なお、第３図で、PE３０は、入力DIに優先順
位を付加して、あらかじめ名前に対する赤、青、
緑各３ビツト（計９ビツト）色情報が蓄えられて
いるRAM３０のADRを指定する。〔この３原色
の割合を設定することにより、多くの色を作るこ
とが可能となる。例えば、ある名前01に対する色
は真紅であるとして名前01が与えられた場合は赤
の３ビツトが（111）青、緑がそれぞれ（000）と
いうような情報がRAM３０には蓄えられている
とする。〕ここで、例えば第７図で塔の灯は最も
表示優先度が高く、この点には名前“11”をつけ
るとともに、RAM２０〜２７の名前“11”に対
応する出力データビツトが、最も優先順位の高い
PE３０の入力端子につながるよう、SEL２６〜
２９，SR３０〜３７，SEL３０の入出力を接続
しておく。
位を付加して、あらかじめ名前に対する赤、青、
緑各３ビツト（計９ビツト）色情報が蓄えられて
いるRAM３０のADRを指定する。〔この３原色
の割合を設定することにより、多くの色を作るこ
とが可能となる。例えば、ある名前01に対する色
は真紅であるとして名前01が与えられた場合は赤
の３ビツトが（111）青、緑がそれぞれ（000）と
いうような情報がRAM３０には蓄えられている
とする。〕ここで、例えば第７図で塔の灯は最も
表示優先度が高く、この点には名前“11”をつけ
るとともに、RAM２０〜２７の名前“11”に対
応する出力データビツトが、最も優先順位の高い
PE３０の入力端子につながるよう、SEL２６〜
２９，SR３０〜３７，SEL３０の入出力を接続
しておく。
以上で、第１図〜第４図に示した本発明の１実
施例の説明を終り、次に本発明の他の実施例を示
す。
施例の説明を終り、次に本発明の他の実施例を示
す。
１画面の表示点数を最大4K点とする場合の実
施例の制御部分の構成図を第５図に示す。点数が
増加すると、RAM１１または、１２からRAM２
０〜２７への点情報の整理が1H以内では終了せ
ず、8Hの時間が必要となる。そこで、1H分の情
報を蓄えるRAM２０〜２７のかわりに、8H分の
RAM４０〜４７（この場合も前の例でRAM２０
０〜２０３をRAM２０で示したように、実際の
構成では１ビツト×2048ワードのRAM4つを
RAM４０〜４８それぞれ１つのRAMで代表させ
ている。RAM４１〜４７は第５図上で省略す
る。）を設け、8Hを単位として点情報の整理を行
う方式とする。
施例の制御部分の構成図を第５図に示す。点数が
増加すると、RAM１１または、１２からRAM２
０〜２７への点情報の整理が1H以内では終了せ
ず、8Hの時間が必要となる。そこで、1H分の情
報を蓄えるRAM２０〜２７のかわりに、8H分の
RAM４０〜４７（この場合も前の例でRAM２０
０〜２０３をRAM２０で示したように、実際の
構成では１ビツト×2048ワードのRAM4つを
RAM４０〜４８それぞれ１つのRAMで代表させ
ている。RAM４１〜４７は第５図上で省略す
る。）を設け、8Hを単位として点情報の整理を行
う方式とする。
すなわち、CMP４１〜４８のデータ入力端子
Ａ（Ａ１〜Ａ４は２進数４ビツトの各ビツトに対
応していて、Ａ４は最上桁、Ａ１は最下位桁を示
す。）には、偶数フイールドでは常に、10進数で
それぞれ、０、２、４、６、８、10、12、14が、
奇数フイールドでは、１、３、５、７、９、11、
13、15が入力される。CMP４０のＡは、１フイ
ールド中、8H毎に０、１、２、３………32と変
化する。
Ａ（Ａ１〜Ａ４は２進数４ビツトの各ビツトに対
応していて、Ａ４は最上桁、Ａ１は最下位桁を示
す。）には、偶数フイールドでは常に、10進数で
それぞれ、０、２、４、６、８、10、12、14が、
奇数フイールドでは、１、３、５、７、９、11、
13、15が入力される。CMP４０のＡは、１フイ
ールド中、8H毎に０、１、２、３………32と変
化する。
一方、CMP４１〜４８のデータ入力端子Ｂに
は、Ｔ方向座標値の下位４ビツト（第６図で、０
〜３ビツト目）が、CMP４０のＢにはＴ方向座
標値の上位５ビツト（第６図で４〜８ビツト目）
が入力される。
は、Ｔ方向座標値の下位４ビツト（第６図で、０
〜３ビツト目）が、CMP４０のＢにはＴ方向座
標値の上位５ビツト（第６図で４〜８ビツト目）
が入力される。
そして、8Hの幅をもつ走査位置の値と、Ｔ方
向９ビツトの座標値との一致をNAND４０〜４７
でとり、これをPE４０の入力とする。PE４０
は、I0〜I7の８つの入力に対応した３ビツトの出
力をＯから出す。
向９ビツトの座標値との一致をNAND４０〜４７
でとり、これをPE４０の入力とする。PE４０
は、I0〜I7の８つの入力に対応した３ビツトの出
力をＯから出す。
例えば、I0の出力がある場合は（000）、I1の出
力がある場合は（001）というように出力する。
PE４０の出力は、RAM４０〜４３または４４〜
４７のADRのうち、上位３ビツトに接続され
る。一方、それらのRAMのADR下位８ビツト
は、点のＹ方向座標値の上位８ビツトと接続され
ている。このRAM４０におけるアドレス指定の
状態を第１０図に示す。
力がある場合は（001）というように出力する。
PE４０の出力は、RAM４０〜４３または４４〜
４７のADRのうち、上位３ビツトに接続され
る。一方、それらのRAMのADR下位８ビツト
は、点のＹ方向座標値の上位８ビツトと接続され
ている。このRAM４０におけるアドレス指定の
状態を第１０図に示す。
例えば整理終了後の次の8H間の最初の1Hで表
示すべき点があれば、それらのRAMのADRの上
位３ビツトが000、2Hで表示すべき点に対しては
001の然るべき番地に点情報が第２図と同様に書
き込まれる。
示すべき点があれば、それらのRAMのADRの上
位３ビツトが000、2Hで表示すべき点に対しては
001の然るべき番地に点情報が第２図と同様に書
き込まれる。
表示のための読み出しは、第２図と同様である
が、CNT２０のクリアは8H毎に行い、その出力
は０〜2047まで変化することになる。
が、CNT２０のクリアは8H毎に行い、その出力
は０〜2047まで変化することになる。
最後に、本発明によるランダムアクセスメモリ
所要ビツト数の低減率について述べておく。
所要ビツト数の低減率について述べておく。
まず、第１図〜第４図の実施例、すなわち1024
×512の分解能のモニタ画面に、色情報９ビツト
の４種類の色の点を、１画面につき最大512個表
示する例では、 ２×（21×512）＋２×（４×（４×256））＋４×９ ＝29732（ビツト） 次に、第５図の実施例、すなわち前例と同様の
点を、１画面につき最大4096点表示する例では、 ２×（21×4096）＋２×（４×（４×2048））＋４×９ ＝237604（ビツト） が必要である。
×512の分解能のモニタ画面に、色情報９ビツト
の４種類の色の点を、１画面につき最大512個表
示する例では、 ２×（21×512）＋２×（４×（４×256））＋４×９ ＝29732（ビツト） 次に、第５図の実施例、すなわち前例と同様の
点を、１画面につき最大4096点表示する例では、 ２×（21×4096）＋２×（４×（４×2048））＋４×９ ＝237604（ビツト） が必要である。
一方、従来のいわゆるフレームメモリ方式で
は、 ２×（1024×512×９）＝9437184（ビツト） 必要である。
は、 ２×（1024×512×９）＝9437184（ビツト） 必要である。
これらを百分率であらわすと、第１〜第４図の
例では、 ２９７３２／９４３７１８４×100＝0.31（
％） 第５図の例では、 ２３７６０４／９４７１８４×100＝2.51（
％） の低減となる。
例では、 ２９７３２／９４３７１８４×100＝0.31（
％） 第５図の例では、 ２３７６０４／９４７１８４×100＝2.51（
％） の低減となる。
第１図〜第３図は、本発明による図形表示装置
の一実施例のブロツク図、第４図は第２図の
RAMの構成図、第５図は本発明による図形表示
装置の他の実施例の制御部分のブロツク図、第６
図は計算機等から、本発明による図形表示装置に
入力されるデータの１ワードあたりのビツト構成
の１例を示す図、第７図はビジユアル・デイスプ
レイの表示画面の１例を示す図、８〜９図は第１
図から第３図までの実施例の装置の各部のタイム
チヤート、第１０図は第５図の実施例のRAMの
アドレス指定の状態を示す図である。 RAM……ランダムアクセスメモリ、SEL……
データセレクタ、CMP……コンパレータ、SR…
…シフトレジスタ、PE……プライオリテイエン
コーダ、LAT……ラツチレジスタ、CNT……バ
イナリーカウンタ。
の一実施例のブロツク図、第４図は第２図の
RAMの構成図、第５図は本発明による図形表示
装置の他の実施例の制御部分のブロツク図、第６
図は計算機等から、本発明による図形表示装置に
入力されるデータの１ワードあたりのビツト構成
の１例を示す図、第７図はビジユアル・デイスプ
レイの表示画面の１例を示す図、８〜９図は第１
図から第３図までの実施例の装置の各部のタイム
チヤート、第１０図は第５図の実施例のRAMの
アドレス指定の状態を示す図である。 RAM……ランダムアクセスメモリ、SEL……
データセレクタ、CMP……コンパレータ、SR…
…シフトレジスタ、PE……プライオリテイエン
コーダ、LAT……ラツチレジスタ、CNT……バ
イナリーカウンタ。
Claims (1)
- 【特許請求の範囲】 １ ラスタースキヤン方式によりモニタ画面上に
図形を表示する装置において、１画面分の表示す
べき点情報の縦方向および横方向座標値を記憶す
る第１の記憶手段と、該第１の記憶手段を探索す
ることにより上記画面の垂直走査量に応じた縦方
向座標を有する点情報がこの情報の横方向座標値
に応じて順次記憶された第２の記憶手段と、上記
１画面に表示すべき点情報の個数を記憶する第３
の記憶手段とを有し、上記第１の記憶手段の探索
は、上記第３の記憶手段に記憶された表示すべき
点情報の個数に応じて一画面毎に行なわれ、上記
第２の記憶手段に記憶された点情報は上記画面の
横方向走査に同期して読み出され上記画面上に表
示されることを特徴とする図形表示装置。 ２ 上記点情報は、表示すべき点の色情報を有し
ていることを特徴とする特許請求の範囲第１項記
載の図形表示装置。 ３ 上記点情報は、表示すべき点を識別する情報
を有していることを特徴とする特許請求の範囲第
１項記載の図形表示装置。 ４ 上記点情報の画面上の表示は、上記点情報の
縦方向及び横方向座標値が同一である場合にはあ
らかじめ決められた優先順位に基づいて一方の点
情報のみを表示することを特徴とする特許請求の
範囲第１項記載の図形表示装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14910478A JPS5576437A (en) | 1978-12-04 | 1978-12-04 | Graphic display unit |
| US06/096,682 US4291306A (en) | 1978-12-04 | 1979-11-23 | Figure displaying device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14910478A JPS5576437A (en) | 1978-12-04 | 1978-12-04 | Graphic display unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5576437A JPS5576437A (en) | 1980-06-09 |
| JPS6144318B2 true JPS6144318B2 (ja) | 1986-10-02 |
Family
ID=15467775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14910478A Granted JPS5576437A (en) | 1978-12-04 | 1978-12-04 | Graphic display unit |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4291306A (ja) |
| JP (1) | JPS5576437A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4482949A (en) * | 1981-07-20 | 1984-11-13 | Motorola, Inc. | Unit for prioritizing earlier and later arriving input requests |
| US4401985A (en) * | 1981-10-20 | 1983-08-30 | International Business Machines Corporation | Full page display apparatus for text processing system |
| JPS61130985A (ja) * | 1984-11-21 | 1986-06-18 | テクトロニツクス・インコーポレイテツド | 多ビツト・ピクセル・データ蓄積装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3293614A (en) * | 1963-04-29 | 1966-12-20 | Hazeltine Research Inc | Data converter system |
| JPS5134257B2 (ja) * | 1971-12-14 | 1976-09-25 | ||
| US4026555A (en) * | 1975-03-12 | 1977-05-31 | Alpex Computer Corporation | Television display control apparatus |
-
1978
- 1978-12-04 JP JP14910478A patent/JPS5576437A/ja active Granted
-
1979
- 1979-11-23 US US06/096,682 patent/US4291306A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5576437A (en) | 1980-06-09 |
| US4291306A (en) | 1981-09-22 |
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