JPS6034261B2 - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS6034261B2 JPS6034261B2 JP50071749A JP7174975A JPS6034261B2 JP S6034261 B2 JPS6034261 B2 JP S6034261B2 JP 50071749 A JP50071749 A JP 50071749A JP 7174975 A JP7174975 A JP 7174975A JP S6034261 B2 JPS6034261 B2 JP S6034261B2
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- integrated circuit
- region
- conductive wiring
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
この発明は高密度絶縁ゲート型集積回路に関するもので
ある。
ある。
絶縁ゲート型集積回路は高密度化により動作特性の向上
と生産性を良好にする。
と生産性を良好にする。
従来の集積回路構造ではゲート電極と配線電極の結合を
動作領域上で形成するには、ゲート電極形成のフオトレ
ジスト工程と、結合部への開孔形成のフオトレジスト工
程との位置合せ精度が悪いため、関孔がゲート電極周囲
に車畳し、この部分で直下の半導体領域に接触する危険
がある。又、ゲ−ト電極の中よりせまし、コンタクト部
であるから十分の接触面積がとれなかった。これを避け
るため従来のこの種の集積回路では、動作領域上のゲー
ト電極の伸長部を不活性領域に引き出し、この伸長部に
て関孔を通して上層配線との導電結合を得ている。然し
乍ら、かかる従来の構造によれば、伸長部は動作領域の
有効面積率を低下するため高密度化を妨げ、ゲート電極
に対する付加容量の増大、面積増大のための拡散層容量
および配線容量の増大で動作の高速化や消費電力の減少
は到底望み得ない。この発明の目的は、高速動作の容易
なしかも十分のコンタクト面積のとれる高密度集積回路
を提供することにある。
動作領域上で形成するには、ゲート電極形成のフオトレ
ジスト工程と、結合部への開孔形成のフオトレジスト工
程との位置合せ精度が悪いため、関孔がゲート電極周囲
に車畳し、この部分で直下の半導体領域に接触する危険
がある。又、ゲ−ト電極の中よりせまし、コンタクト部
であるから十分の接触面積がとれなかった。これを避け
るため従来のこの種の集積回路では、動作領域上のゲー
ト電極の伸長部を不活性領域に引き出し、この伸長部に
て関孔を通して上層配線との導電結合を得ている。然し
乍ら、かかる従来の構造によれば、伸長部は動作領域の
有効面積率を低下するため高密度化を妨げ、ゲート電極
に対する付加容量の増大、面積増大のための拡散層容量
および配線容量の増大で動作の高速化や消費電力の減少
は到底望み得ない。この発明の目的は、高速動作の容易
なしかも十分のコンタクト面積のとれる高密度集積回路
を提供することにある。
本発明の特徴は、一方向に延在する導電配線がゲート電
極に接触する集積回路において、前記導電配線下の前記
ゲート電極の部分は前記一方向にわたって全て露呈しこ
の露呈面を通して該導軍配線が動作領域上のゲート電極
の個所に接触し、該ゲート電極の側部には酸化膜が設け
られており、該酸化膜上を該導電配線が延在している集
積回路にある。
極に接触する集積回路において、前記導電配線下の前記
ゲート電極の部分は前記一方向にわたって全て露呈しこ
の露呈面を通して該導軍配線が動作領域上のゲート電極
の個所に接触し、該ゲート電極の側部には酸化膜が設け
られており、該酸化膜上を該導電配線が延在している集
積回路にある。
この発明の集積回路は、ゲート電極をその一方向いつば
し、に露呈するため、１〜４仏程度の微細加工のゲート
電極に対しても、動作領域上で確実にゲート電極を導電
配線との結合が得られる。
し、に露呈するため、１〜４仏程度の微細加工のゲート
電極に対しても、動作領域上で確実にゲート電極を導電
配線との結合が得られる。
又、その側部も密着性がよくかつ膜質の良い酸化膜たと
えば熱酸化膜が存在するから上層の導電配線は基板およ
び下層電極と十分の絶縁性が保たれる。さらに電極の側
部にも上記酸化膜が存在するから導電配線の断切れの懸
念はなくなる。次にこの発明の特徴をより良く理解する
ためにこの発明の実施例につき図を用いて説明する。
えば熱酸化膜が存在するから上層の導電配線は基板およ
び下層電極と十分の絶縁性が保たれる。さらに電極の側
部にも上記酸化膜が存在するから導電配線の断切れの懸
念はなくなる。次にこの発明の特徴をより良く理解する
ためにこの発明の実施例につき図を用いて説明する。
第１図は従来の集積回路の平面図である。この集積回路
はシリコンゲート型ＭＯＳ集積回路の製造工程で得られ
る１トランジスタ型のメモリを示する。メモリセルは一
導電型半導体基板１０１の内部に形成された縦方向に走
る逆導電型領域の桁線１０２と基板１０１の表面保護膜
を介して横方向に走るアルミニウムの単語線１０３の交
点に多血晶シリコンのゲート電極１０４を有するトラン
ジスタ１１０と多結晶シリコンの電源の配線電極１０５
で得られる容量素子１２０とから成る。トランジスタ１
１０のチャネル領域は、逆導電型領域１０２と逆導電型
領域１０６との間のゲート電極１０４の下に位置してい
る。ゲート電極を介して容量素子１２０の側の逆導電型
領域１０６がトランジスター１０と容量素子１２０の後
続領域となる。単語線１０３とゲート電極１０４との導
電結合はゲート電極のチャネル領域から離れた部分の開
孔１０７を通して得られ、このため従来のメモリセルは
メモリセル当りの占有面積が大となる。第２図はこの発
明の一実施例の平面図である。
はシリコンゲート型ＭＯＳ集積回路の製造工程で得られ
る１トランジスタ型のメモリを示する。メモリセルは一
導電型半導体基板１０１の内部に形成された縦方向に走
る逆導電型領域の桁線１０２と基板１０１の表面保護膜
を介して横方向に走るアルミニウムの単語線１０３の交
点に多血晶シリコンのゲート電極１０４を有するトラン
ジスタ１１０と多結晶シリコンの電源の配線電極１０５
で得られる容量素子１２０とから成る。トランジスタ１
１０のチャネル領域は、逆導電型領域１０２と逆導電型
領域１０６との間のゲート電極１０４の下に位置してい
る。ゲート電極を介して容量素子１２０の側の逆導電型
領域１０６がトランジスター１０と容量素子１２０の後
続領域となる。単語線１０３とゲート電極１０４との導
電結合はゲート電極のチャネル領域から離れた部分の開
孔１０７を通して得られ、このため従来のメモリセルは
メモリセル当りの占有面積が大となる。第２図はこの発
明の一実施例の平面図である。
この実施例の桁線の逆導電型領域１０２と多結晶シリコ
ンのゲート電極２０１との交叉部にトランジスタ２１０
を形成し、このトランジスタ２１０のチャネル領域上に
直接開孔２０２が設けられている。尚、ゲート電極２０
１の中と開孔２０２の中は次の第３図Ｆに示すように等
しい寸法となっている。トランジスタ２１０と容量素子
２２０とは共通の逆導電型領域１０６がある。ゲート電
極２０１の上面にはアルミニウムの単語線１０３が通過
し、この単語線１０３は従って主として活性領域上を通
過することになり、無効面積部を減少する。単語線１０
３とゲート電極２０１との導電結合を得る関孔２０２は
ゲート電極２０１の上面に自己整合された開孔である。
ゲート電極材料として多結晶シリコン、モリブデン、タ
ングステンのように高融点の導電材料を用いることがで
きる。第３図Ａ〜Ｆはこの発明の一実施例の製造方法の
各工程における試料のそれぞれ断面図である。
ンのゲート電極２０１との交叉部にトランジスタ２１０
を形成し、このトランジスタ２１０のチャネル領域上に
直接開孔２０２が設けられている。尚、ゲート電極２０
１の中と開孔２０２の中は次の第３図Ｆに示すように等
しい寸法となっている。トランジスタ２１０と容量素子
２２０とは共通の逆導電型領域１０６がある。ゲート電
極２０１の上面にはアルミニウムの単語線１０３が通過
し、この単語線１０３は従って主として活性領域上を通
過することになり、無効面積部を減少する。単語線１０
３とゲート電極２０１との導電結合を得る関孔２０２は
ゲート電極２０１の上面に自己整合された開孔である。
ゲート電極材料として多結晶シリコン、モリブデン、タ
ングステンのように高融点の導電材料を用いることがで
きる。第３図Ａ〜Ｆはこの発明の一実施例の製造方法の
各工程における試料のそれぞれ断面図である。
この製造方法は、既知のシリコン窒化膜を選択熱酸化の
耐酸化性マスク材として用いて第３図Ａに示すように周
辺酸化膿３０１およびゲート酸化膜３０２，３０３をＰ
型シリコン単結晶基板３０４の表面に形成する。これら
表面酸化膜は全て基板から熱酸化形成されたＳｉ０２膜
であり、周辺酸化膜３０１の膜厚は１〜１．５仏ｍ、ゲ
ート酸化膜３０２，３０３の膜厚は約５００Ａである。
基板３０４の濃度５×１び弧‐３で周辺酸化膜３０１の
直下に１び６〜１び７肌‐３の表面濃度のＰ型領域３０
５を有する。この試料は次に表面に燐添加された厚さ０
．５仏程度の多結晶シリコンおよび３００〜１０００△
のシリコン窒化膿を成長し、フオトレジスト工程を通し
て蝕刻して第３図Ｂの如くゲート電極３０６，３０７お
よび電源の配線電極３０８を形成する。これらの電極は
約１ぴｏ肌‐３の燐を含有する多結晶シリコンから成り
、それぞれ上面に必要に応じて設けた高々数１００△の
Ｓｉ０２膜を介してシリコン窒化膜３０９，３１０，３
１１を被覆している。次に第３図Ｃに示す如く、試料は
各電極および周辺酸化膜をマスクとして用いて燐を導入
して表面濃度１ぴｏ〜１仲肌‐３のＮ型領域３１２，３
１３，３１４，３１５を形成する。
耐酸化性マスク材として用いて第３図Ａに示すように周
辺酸化膿３０１およびゲート酸化膜３０２，３０３をＰ
型シリコン単結晶基板３０４の表面に形成する。これら
表面酸化膜は全て基板から熱酸化形成されたＳｉ０２膜
であり、周辺酸化膜３０１の膜厚は１〜１．５仏ｍ、ゲ
ート酸化膜３０２，３０３の膜厚は約５００Ａである。
基板３０４の濃度５×１び弧‐３で周辺酸化膜３０１の
直下に１び６〜１び７肌‐３の表面濃度のＰ型領域３０
５を有する。この試料は次に表面に燐添加された厚さ０
．５仏程度の多結晶シリコンおよび３００〜１０００△
のシリコン窒化膿を成長し、フオトレジスト工程を通し
て蝕刻して第３図Ｂの如くゲート電極３０６，３０７お
よび電源の配線電極３０８を形成する。これらの電極は
約１ぴｏ肌‐３の燐を含有する多結晶シリコンから成り
、それぞれ上面に必要に応じて設けた高々数１００△の
Ｓｉ０２膜を介してシリコン窒化膜３０９，３１０，３
１１を被覆している。次に第３図Ｃに示す如く、試料は
各電極および周辺酸化膜をマスクとして用いて燐を導入
して表面濃度１ぴｏ〜１仲肌‐３のＮ型領域３１２，３
１３，３１４，３１５を形成する。
このＮ型領域３１２〜３１５は第２図の桁線およびトラ
ンジスタのドレィンもしくはソースの一方として動作す
るＮ型領域３１２，３１５と、トランジスタのドレィン
もしくはソースの他方および容量素子２２０の一方の端
子として動作するＮ型領域３１３，３１４から成る。Ｎ
型領域形成のうち、配線電極３０８の上面のシリコン窒
化膜が除去される。試料は次に熱酸化処理されて、Ｎ型
領域３１２〜３１５を押込むと同時に配線電極３０８お
よび各Ｎ型領域３１２〜３１５の上面に３０００〜６０
００ＡのＳｉ０２膜３１ ６，３ １ ７，３ １ ８
，３ １ ９，３２０を形成する。この酸化工程でもゲ
ート電極３０６，３０７の上面のシリコン窒化膜３０９
，３１川ま実質的に酸化されず第３図Ｄに示すように配
線電極３０８の上面にのみ選択酸化による熱酸化膜３１
６が成長する。しかるのち試料はシリコン窒化膜を除去
し第３図Ｅに示すようにゲート電極３０６，３０７の上
面を露呈する。シリコン窒化膜の除去は熱燐酸もしくは
プラズマによる蝕刻作用力Ｓｉ０２に比して優勢に行な
われることを利用して試料に均一に処理して選択除去さ
れる。最後に試料はアルミニウム蒸着およびアルミニウ
ム蒸着層へのフオトレジスト工程を経て所要の単語線３
２１を形成し、基板３０４からの導出電極３２２を設け
て完成させる。単語線３２１は縦方向に伸びるＮ型領域
３１２，３１５に対して直角方向の横方向に伸び、各ト
ランジスタのチャネル領域上でゲート電極３０６，３０
７の露呈面に導電結合する。上述の実施例の製造方法に
よれば、ゲート電極の露呈面がシリコン窒化膿の選択蝕
刻による自己製合法で得られるため、従来のようなフオ
トレジストを用いた開孔形成に比して微少面積のゲート
電極に対しても確実且つ安全に得られる。
ンジスタのドレィンもしくはソースの一方として動作す
るＮ型領域３１２，３１５と、トランジスタのドレィン
もしくはソースの他方および容量素子２２０の一方の端
子として動作するＮ型領域３１３，３１４から成る。Ｎ
型領域形成のうち、配線電極３０８の上面のシリコン窒
化膜が除去される。試料は次に熱酸化処理されて、Ｎ型
領域３１２〜３１５を押込むと同時に配線電極３０８お
よび各Ｎ型領域３１２〜３１５の上面に３０００〜６０
００ＡのＳｉ０２膜３１ ６，３ １ ７，３ １ ８
，３ １ ９，３２０を形成する。この酸化工程でもゲ
ート電極３０６，３０７の上面のシリコン窒化膜３０９
，３１川ま実質的に酸化されず第３図Ｄに示すように配
線電極３０８の上面にのみ選択酸化による熱酸化膜３１
６が成長する。しかるのち試料はシリコン窒化膜を除去
し第３図Ｅに示すようにゲート電極３０６，３０７の上
面を露呈する。シリコン窒化膜の除去は熱燐酸もしくは
プラズマによる蝕刻作用力Ｓｉ０２に比して優勢に行な
われることを利用して試料に均一に処理して選択除去さ
れる。最後に試料はアルミニウム蒸着およびアルミニウ
ム蒸着層へのフオトレジスト工程を経て所要の単語線３
２１を形成し、基板３０４からの導出電極３２２を設け
て完成させる。単語線３２１は縦方向に伸びるＮ型領域
３１２，３１５に対して直角方向の横方向に伸び、各ト
ランジスタのチャネル領域上でゲート電極３０６，３０
７の露呈面に導電結合する。上述の実施例の製造方法に
よれば、ゲート電極の露呈面がシリコン窒化膿の選択蝕
刻による自己製合法で得られるため、従来のようなフオ
トレジストを用いた開孔形成に比して微少面積のゲート
電極に対しても確実且つ安全に得られる。
又、得られた集積回路の占有面積が小さいため、高速動
作型の集積回路を実現することができる。図面の簡単な
説明第１図は、従来の集積回路の平面図、第２図はこの
発明の一実施例の平面図、第３図Ａ〜Ｆはこの発明の一
実施例の製造方法の各工程における試料のそれぞれ断面
図である。
作型の集積回路を実現することができる。図面の簡単な
説明第１図は、従来の集積回路の平面図、第２図はこの
発明の一実施例の平面図、第３図Ａ〜Ｆはこの発明の一
実施例の製造方法の各工程における試料のそれぞれ断面
図である。
図中１０１，３０４は一導電型シリコン基板、１０２，
１０６，３１，３１３，３１４，３１５は逆導電型領域
、１０４，２０１，３０６，３０７はゲート電極、１０
５，３０８は第１層目の配線電極、１０７，２０２はゲ
ート電極開孔およびゲート電極の露呈面、１０３，３２
１は第２層目のアルミニウムの配線、１１０，２１０は
トランジスタ、１２０，２２川ま容量素子を示す。第１
図 第２図 第３図 第３図 第３図 第３図 第３図 第３図
１０６，３１，３１３，３１４，３１５は逆導電型領域
、１０４，２０１，３０６，３０７はゲート電極、１０
５，３０８は第１層目の配線電極、１０７，２０２はゲ
ート電極開孔およびゲート電極の露呈面、１０３，３２
１は第２層目のアルミニウムの配線、１１０，２１０は
トランジスタ、１２０，２２川ま容量素子を示す。第１
図 第２図 第３図 第３図 第３図 第３図 第３図 第３図
Claims (1)
- １ 一方向に延在する導電配線がゲート電極に接触する
集積回路において、ソース領域からドレイン領域への方
向であるところの前記一方向における前記ゲート電極の
両端が該ソース、ドレイン領域の一端と実質的に一致し
ておりかつ該両端間において前記ゲート電極の上表面が
全て露呈し、この露呈面を通して該導電配線が動作領域
上のゲート電極に接触し、前記ソース、ドレイン領域上
に設けられた絶縁膜上を該導電配線が延在していること
を特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50071749A JPS6034261B2 (ja) | 1975-06-13 | 1975-06-13 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50071749A JPS6034261B2 (ja) | 1975-06-13 | 1975-06-13 | 集積回路 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58090491A Division JPS58212165A (ja) | 1983-05-23 | 1983-05-23 | 半導体装置 |
| JP58090492A Division JPS58212166A (ja) | 1983-05-23 | 1983-05-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS51147287A JPS51147287A (en) | 1976-12-17 |
| JPS6034261B2 true JPS6034261B2 (ja) | 1985-08-07 |
Family
ID=13469478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50071749A Expired JPS6034261B2 (ja) | 1975-06-13 | 1975-06-13 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6034261B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5440085A (en) * | 1977-09-05 | 1979-03-28 | Fujitsu Ltd | Manufacture of mis-type semiconductor device |
-
1975
- 1975-06-13 JP JP50071749A patent/JPS6034261B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS51147287A (en) | 1976-12-17 |
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