JPS6311778B2 - - Google Patents
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- JPS6311778B2 JPS6311778B2 JP58090492A JP9049283A JPS6311778B2 JP S6311778 B2 JPS6311778 B2 JP S6311778B2 JP 58090492 A JP58090492 A JP 58090492A JP 9049283 A JP9049283 A JP 9049283A JP S6311778 B2 JPS6311778 B2 JP S6311778B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Static Random-Access Memory (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
この発明は半導体装置の製造方法にかかり、と
くに高密度絶縁ゲート型集積回路の製造方法に関
するものである。
くに高密度絶縁ゲート型集積回路の製造方法に関
するものである。
絶縁ゲート型集積回路は高密度化により動作特
性の向上と生産性を良好にする。従来の集積回路
構造ではゲート電極と配線電極の結合を動作領域
上で形成するには、ゲート電極形成のフオトレジ
スト工程と、結合部への開孔形成のフオトレジス
ト工程との位置合せ精度が悪いため、開孔がゲー
ト電極周囲に重畳し、この部分で直下の半導体領
域に接触する危険がある。これを避けるため従来
のこの種の集積回路では、動作領域上のゲート電
極の伸長部を不活性領域に引き出し、この伸長部
にて開孔を通して上層配線との導電結合を得てい
る。
性の向上と生産性を良好にする。従来の集積回路
構造ではゲート電極と配線電極の結合を動作領域
上で形成するには、ゲート電極形成のフオトレジ
スト工程と、結合部への開孔形成のフオトレジス
ト工程との位置合せ精度が悪いため、開孔がゲー
ト電極周囲に重畳し、この部分で直下の半導体領
域に接触する危険がある。これを避けるため従来
のこの種の集積回路では、動作領域上のゲート電
極の伸長部を不活性領域に引き出し、この伸長部
にて開孔を通して上層配線との導電結合を得てい
る。
然し乍ら、かかる従来の構造によれば、伸長部
は動作領域の有効面積率を低下するため高密度化
を妨げ、ゲート電極に対する付加容量の増大、面
積増大のための拡散層容量および配線容量の増大
で動作の高速化や消費電力の減少は到底望み得な
い。
は動作領域の有効面積率を低下するため高密度化
を妨げ、ゲート電極に対する付加容量の増大、面
積増大のための拡散層容量および配線容量の増大
で動作の高速化や消費電力の減少は到底望み得な
い。
この発明の目的は、とくに高速動作の容易な高
密度集積回路装置の好ましい製造方法を提供する
ことにある。
密度集積回路装置の好ましい製造方法を提供する
ことにある。
本発明の特徴は、半導体基板上に絶縁膜を形成
する工程と、前記絶縁膜上に下層の電極層を形成
する工程と、前記下層の電極層の上面に耐酸化性
物質を被着した状態で熱酸化処理を行うことによ
り該電極層の、ソース領域からドレイン領域への
方向の、両側部に熱酸化膜を形成する工程と、し
かる後に前記耐酸化性物質を除去することにより
前記電極層の上面の前記両側部間のすべを露呈せ
しめる工程と、前記両側部間の全長にわたつて、
前記電極層の露呈せる上面に接触する上層の電極
酸線層を形成する工程とを有する半導体装置の製
造方法にある。
する工程と、前記絶縁膜上に下層の電極層を形成
する工程と、前記下層の電極層の上面に耐酸化性
物質を被着した状態で熱酸化処理を行うことによ
り該電極層の、ソース領域からドレイン領域への
方向の、両側部に熱酸化膜を形成する工程と、し
かる後に前記耐酸化性物質を除去することにより
前記電極層の上面の前記両側部間のすべを露呈せ
しめる工程と、前記両側部間の全長にわたつて、
前記電極層の露呈せる上面に接触する上層の電極
酸線層を形成する工程とを有する半導体装置の製
造方法にある。
より具体的には本発明は、第１層目のゲート電
極および配線電極として高融点物質を用い、第２
層目の導電配線と前記ゲート電極を接触する集積
回路の製法において、前記第１層目のゲート電極
および配線電極形成時に上面に予め耐酸化性物質
を被着することにより同一形状に形成し、前記配
線電極上の前記耐酸化性物質を選択除去し、しか
るのち熱酸化処理して前記配線電極を熱酸化膜で
被覆し、次に該熱酸化膜マスクとして前記ゲート
電極上の耐酸化性物質を除去して自己整合された
ゲート電極の少くとも一部の上面を露呈し、該露
呈面を通して前記ゲート電極と前記第２層目の導
電配線とを結合することを特徴とする集積回路の
製法にある。
極および配線電極として高融点物質を用い、第２
層目の導電配線と前記ゲート電極を接触する集積
回路の製法において、前記第１層目のゲート電極
および配線電極形成時に上面に予め耐酸化性物質
を被着することにより同一形状に形成し、前記配
線電極上の前記耐酸化性物質を選択除去し、しか
るのち熱酸化処理して前記配線電極を熱酸化膜で
被覆し、次に該熱酸化膜マスクとして前記ゲート
電極上の耐酸化性物質を除去して自己整合された
ゲート電極の少くとも一部の上面を露呈し、該露
呈面を通して前記ゲート電極と前記第２層目の導
電配線とを結合することを特徴とする集積回路の
製法にある。
この発明の方法による集積回路は、ゲート電極
が自己整合で露呈するため、１〜4μ程度の微細
加工ゲート電極に対しても、動作領域上で確実に
ゲート電極と導電配線との結合が得られる。
が自己整合で露呈するため、１〜4μ程度の微細
加工ゲート電極に対しても、動作領域上で確実に
ゲート電極と導電配線との結合が得られる。
次にこの発明をより良く理解するためにこの発
明の実施例につき図を用いて説明する。
明の実施例につき図を用いて説明する。
第１図は従来の集積回路の平面図である。この
集積回路はシリコンゲート型MOS集積回路の製
造工程で得られる１トランジスタ型のメモリを示
す。メモリセルは一導電型半導体基板１０１の内
部に形成された縦方向に走る逆導電型領域の桁線
１０２と基板１０１の表面保護膜を介して横方向
に走るアルミニウムの単語線１０３の交点に多結
晶シリコンの下層のゲート電極１０４を有するト
ランジスタ１１０と多結晶シリコンの電源の配線
電極１０５で得られる容量素子１２０とから成
る。トランジスタ１１０のチヤネル領域は、逆導
電型領域１０２と逆導電型領域１０６との間のゲ
ート電極１０４の下に位置している。ゲート電極
を介して容量素子１２０の側の逆導電型領域１０
６がトランジスタ１１０と容量素子１２０の接続
領域となる。上層単語線１０３とゲート電極１０
４との導電結合はゲート電極のチヤネル領域から
離れた部分のゲート電極の大きく形成されたコン
タクト領域１０９の上において開孔１０７を通し
て得られ、このため従来のメモリセルはメモリセ
ル当りの占有面積が大となる。
集積回路はシリコンゲート型MOS集積回路の製
造工程で得られる１トランジスタ型のメモリを示
す。メモリセルは一導電型半導体基板１０１の内
部に形成された縦方向に走る逆導電型領域の桁線
１０２と基板１０１の表面保護膜を介して横方向
に走るアルミニウムの単語線１０３の交点に多結
晶シリコンの下層のゲート電極１０４を有するト
ランジスタ１１０と多結晶シリコンの電源の配線
電極１０５で得られる容量素子１２０とから成
る。トランジスタ１１０のチヤネル領域は、逆導
電型領域１０２と逆導電型領域１０６との間のゲ
ート電極１０４の下に位置している。ゲート電極
を介して容量素子１２０の側の逆導電型領域１０
６がトランジスタ１１０と容量素子１２０の接続
領域となる。上層単語線１０３とゲート電極１０
４との導電結合はゲート電極のチヤネル領域から
離れた部分のゲート電極の大きく形成されたコン
タクト領域１０９の上において開孔１０７を通し
て得られ、このため従来のメモリセルはメモリセ
ル当りの占有面積が大となる。
第２図はこの発明の一実施例により得られた半
導体装置の平面図である。
導体装置の平面図である。
この実施例は桁線の逆導電型領域１０２と多結
晶シリコンの下層ゲート電極２０１との交叉部に
トランジスタ２１０を形成し、このトランジスタ
２１０のチヤンネル領域上に直接開孔２０２が設
けられる。尚、ゲート電極２０１の巾と開孔２０
２の巾は次の第３図Ｆに示すように等しい寸法と
なつている。トランジスタ２１０と容量素子２２
０とは共通の逆導電型領域１０６がある。ゲート
電２０１の上面にはアルミニウムの上層の単語線
１０３が通過し、この単語線１０３は従つて主と
して活性領域上を通過することになり、無効面積
部を減少する。単語線１０３とゲート電極２０１
との導電結合を得る開孔２０２はゲート電極２０
１の上面に自己整合された開孔である。尚、この
ゲート電極２０１と開孔（コンタクト孔）２０２
の大きさは次の第３図から明らかのように同じと
なる。ゲート電極材料として多結晶シリコン、モ
リブデン、タングステンのように高融点の導電材
料を用いることができる。
晶シリコンの下層ゲート電極２０１との交叉部に
トランジスタ２１０を形成し、このトランジスタ
２１０のチヤンネル領域上に直接開孔２０２が設
けられる。尚、ゲート電極２０１の巾と開孔２０
２の巾は次の第３図Ｆに示すように等しい寸法と
なつている。トランジスタ２１０と容量素子２２
０とは共通の逆導電型領域１０６がある。ゲート
電２０１の上面にはアルミニウムの上層の単語線
１０３が通過し、この単語線１０３は従つて主と
して活性領域上を通過することになり、無効面積
部を減少する。単語線１０３とゲート電極２０１
との導電結合を得る開孔２０２はゲート電極２０
１の上面に自己整合された開孔である。尚、この
ゲート電極２０１と開孔（コンタクト孔）２０２
の大きさは次の第３図から明らかのように同じと
なる。ゲート電極材料として多結晶シリコン、モ
リブデン、タングステンのように高融点の導電材
料を用いることができる。
第３図Ａ〜Ｆはこの発明の一実施例である製造
方法の各工程における試料における試料のそれぞ
れ断面図である。この製造方法は、既知のシリコ
ン窒化膜を選択熱酸化の耐酸化性マスク材として
用いて第３図Ａに示すように周辺酸化膜３０１お
よびゲート酸化膜３０２，３０３をＰ型シリコン
単結晶基板３０４の表面に形成する。これらの表
面酸化膜は全て基板から熱酸化形成されたSiO2
膜であり、周辺酸化膜３０１の膜厚は１〜
1.5μm，ゲート酸化膜３０２，３０３の膜厚は約
500Åである。基板３０４の濃度は５×1015cm-3
で周辺酸化膜３０１の直下に1016〜1017cm-3の表
面濃度のＰ型領域３０５を有する。この試料は次
に表面に燐添加された厚き0.5μ程度の多結晶シリ
コンおよび300〜1000Åのシリコン窒化膜を成長
し、フオトレジスト工程を通して蝕刻して第３図
Ｂの如くゲート電極３０６，３０７および電源の
配線電極３０８を形成する。これらの電極は約
1020cm-3の燐を含有する多結晶シリコンから成
り、それぞれ上面に必要に応じて設けた高々数
100ÅSiO2膜を介してシリコン窒化膜３０９，３
１０，３１１を被覆している。
方法の各工程における試料における試料のそれぞ
れ断面図である。この製造方法は、既知のシリコ
ン窒化膜を選択熱酸化の耐酸化性マスク材として
用いて第３図Ａに示すように周辺酸化膜３０１お
よびゲート酸化膜３０２，３０３をＰ型シリコン
単結晶基板３０４の表面に形成する。これらの表
面酸化膜は全て基板から熱酸化形成されたSiO2
膜であり、周辺酸化膜３０１の膜厚は１〜
1.5μm，ゲート酸化膜３０２，３０３の膜厚は約
500Åである。基板３０４の濃度は５×1015cm-3
で周辺酸化膜３０１の直下に1016〜1017cm-3の表
面濃度のＰ型領域３０５を有する。この試料は次
に表面に燐添加された厚き0.5μ程度の多結晶シリ
コンおよび300〜1000Åのシリコン窒化膜を成長
し、フオトレジスト工程を通して蝕刻して第３図
Ｂの如くゲート電極３０６，３０７および電源の
配線電極３０８を形成する。これらの電極は約
1020cm-3の燐を含有する多結晶シリコンから成
り、それぞれ上面に必要に応じて設けた高々数
100ÅSiO2膜を介してシリコン窒化膜３０９，３
１０，３１１を被覆している。
次に第３図Ｃに示す如く、試料は各電極および
周辺酸化膜をマスクとして用いて燐を導入して表
面濃度1020〜1021cm-3のＮ型領域３１２，３１３，
３１４，３１５を形成する。このＮ型領域３１２
〜３１５は第２図の桁線およびトランジスタのド
レインもしくはソースの一方として動作するＮ型
領域３１２，３１５と、トランジスタのドレイン
もしくはソースの他方および容量素子２２０の一
方の端子として動作するＮ型領域３１３，３１４
から成る。Ｎ型領域形成のうち、配線電極３０８
の上面シリコン窒化膜が除去される。試料は次に
熱酸化処理されて、Ｎ型領域３１２〜３１５を押
込むと同時に配線電極３０８および各Ｎ型領域３
１２〜３１５の上面3000〜6000ÅのSiO2膜３１
６，３１７，３１８，３１９，３２０を形成す
る。この酸化工程でもゲート電極３０６，３０７
の上面のシリコン窒化膜３０９，３１０は実質的
に酸化されず第３図Ｄに示すように配線電極３０
８の上面にのみ選択酸化による熱酸化膜３１６が
成長する。しかるのち試料はシリコン窒化膜を除
去し第３図Ｅに示すようにゲート電極３０６，３
０７の上面を露呈する。シリコン窒化膜の除去は
熱燐酸もしくはプラズマによる蝕刻作用がSiO2
に比して優勢に行なわれることを利用して試料に
均一に処理して選択除去される。
周辺酸化膜をマスクとして用いて燐を導入して表
面濃度1020〜1021cm-3のＮ型領域３１２，３１３，
３１４，３１５を形成する。このＮ型領域３１２
〜３１５は第２図の桁線およびトランジスタのド
レインもしくはソースの一方として動作するＮ型
領域３１２，３１５と、トランジスタのドレイン
もしくはソースの他方および容量素子２２０の一
方の端子として動作するＮ型領域３１３，３１４
から成る。Ｎ型領域形成のうち、配線電極３０８
の上面シリコン窒化膜が除去される。試料は次に
熱酸化処理されて、Ｎ型領域３１２〜３１５を押
込むと同時に配線電極３０８および各Ｎ型領域３
１２〜３１５の上面3000〜6000ÅのSiO2膜３１
６，３１７，３１８，３１９，３２０を形成す
る。この酸化工程でもゲート電極３０６，３０７
の上面のシリコン窒化膜３０９，３１０は実質的
に酸化されず第３図Ｄに示すように配線電極３０
８の上面にのみ選択酸化による熱酸化膜３１６が
成長する。しかるのち試料はシリコン窒化膜を除
去し第３図Ｅに示すようにゲート電極３０６，３
０７の上面を露呈する。シリコン窒化膜の除去は
熱燐酸もしくはプラズマによる蝕刻作用がSiO2
に比して優勢に行なわれることを利用して試料に
均一に処理して選択除去される。
最後に試料はアルミニウム蒸着およびアルミニ
ウム蒸着層へのフオトレジスト工程を経て所要の
単語線３２１を形成し、基板３０４からの導出電
極３２２を設けて完成させる。単語線３２１は縦
方向に伸びるＮ型領域３１２，３１５に対して直
角方向の横方向に伸び、各トランジスタのチヤン
ネル領域上でゲート電極３０６，３０７の露呈面
に導電結合する。
ウム蒸着層へのフオトレジスト工程を経て所要の
単語線３２１を形成し、基板３０４からの導出電
極３２２を設けて完成させる。単語線３２１は縦
方向に伸びるＮ型領域３１２，３１５に対して直
角方向の横方向に伸び、各トランジスタのチヤン
ネル領域上でゲート電極３０６，３０７の露呈面
に導電結合する。
上述の実施例の製造方法によれば、ゲート電極
の露呈面がシリコン窒化膜の選択蝕刻による自己
製合法で得られるため、従来のようなフオトレジ
ストを用いた開孔形成に比して微少面積のゲート
電極に対しても確実且つ安全に得られる。又、得
られた集積回路の占有面積が小さいため、高速動
作型の集積回路を実現することができる。
の露呈面がシリコン窒化膜の選択蝕刻による自己
製合法で得られるため、従来のようなフオトレジ
ストを用いた開孔形成に比して微少面積のゲート
電極に対しても確実且つ安全に得られる。又、得
られた集積回路の占有面積が小さいため、高速動
作型の集積回路を実現することができる。
第１図は、従来の集積回路の平面図、第２図は
この発明の一実施例により得られた半導体装置の
平面図、第３図Ａ〜Ｆはこの発明の一実施例の製
造方法の各工程における試料のそれぞれ断面図で
ある。図中１０１，３０４は一導電型シリコン基
板、１０２，１０６，３１，３１３，３１４，３
１５は逆導電型領域、１０４，２０１，３０６，
３０７はゲート電極、１０５，３０８は第１層目
の配線電極、１０７，２０２はゲート電極開孔お
よびゲート電極の露呈面、１０３，３２１は第２
層目アルミニウムの配線、１１０，２１０はトラ
ンジスタ、１２０，２２０は容量素子を示す。
この発明の一実施例により得られた半導体装置の
平面図、第３図Ａ〜Ｆはこの発明の一実施例の製
造方法の各工程における試料のそれぞれ断面図で
ある。図中１０１，３０４は一導電型シリコン基
板、１０２，１０６，３１，３１３，３１４，３
１５は逆導電型領域、１０４，２０１，３０６，
３０７はゲート電極、１０５，３０８は第１層目
の配線電極、１０７，２０２はゲート電極開孔お
よびゲート電極の露呈面、１０３，３２１は第２
層目アルミニウムの配線、１１０，２１０はトラ
ンジスタ、１２０，２２０は容量素子を示す。
Claims (1)
- １ 半導体基板上に絶縁膜を形成する工程と、前
記絶縁膜上に下層の電極層を形成する工程と、前
記下層の電極層の上面に耐酸化性物質を被着した
状態で熱酸化処理を行うことにより該電極層の、
ソース領域からドレイン領域への方向の、両側部
に熱酸化膜を形成する工程と、しかる後に前記耐
酸化性物質を除去することにより前記電極層の上
面の前記両側部間のすべてを露呈せしめる工程
と、前記両側部間の全長にわたつて、前記電極層
の露呈せる上面に接触する上層の電極配線層を形
成する工程とを有することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58090492A JPS58212166A (ja) | 1983-05-23 | 1983-05-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58090492A JPS58212166A (ja) | 1983-05-23 | 1983-05-23 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50071749A Division JPS6034261B2 (ja) | 1975-06-13 | 1975-06-13 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58212166A JPS58212166A (ja) | 1983-12-09 |
| JPS6311778B2 true JPS6311778B2 (ja) | 1988-03-16 |
Family
ID=14000018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58090492A Granted JPS58212166A (ja) | 1983-05-23 | 1983-05-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58212166A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63136649A (ja) * | 1986-11-28 | 1988-06-08 | Sony Corp | 多層配線形成方法 |
-
1983
- 1983-05-23 JP JP58090492A patent/JPS58212166A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58212166A (ja) | 1983-12-09 |
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