JPS6034879A - 画像形成装置 - Google Patents
画像形成装置Info
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- JPS6034879A JPS6034879A JP58143705A JP14370583A JPS6034879A JP S6034879 A JPS6034879 A JP S6034879A JP 58143705 A JP58143705 A JP 58143705A JP 14370583 A JP14370583 A JP 14370583A JP S6034879 A JPS6034879 A JP S6034879A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、一連の画像形成手段をダイナミック駆動し
、もつで所望の一１１像を印字する画像形成装置に関す
る。
、もつで所望の一１１像を印字する画像形成装置に関す
る。
多数の・Ｌ ｇ ｌ）が並列に配置されたプリンタヘッ
ドを有するこの柚の画像形成装置であるＬＥＤプリンタ
としては１次のようなものが知られている。
ドを有するこの柚の画像形成装置であるＬＥＤプリンタ
としては１次のようなものが知られている。
すなわち、第１図にそのプリンタヘッドを駆動するため
の回路を示す。同図においで、１は複数個のＬ Ｅ ｌ
）が配列されたしＥＤアレイをライン状ニ蝮数個配設し
たプリンタヘッド、ＴＡＩ″ｉシリアルな画素データ信
号２を入力するビデオ入力端子、Ｔ２はクロック信号３
を入力する端子、■、はビテオイネープル（Ｖ Ｉ Ｄ
Ｅ Ｕ Ｅ Ｎ Ａ Ｂ Ｌ ｌ： ） ｉ３号４を
入力する端子、５はクロック信＋ｉ３に同期［７て画素
データ信号２をストアしていく６４ピツトのシフトレジ
スタ、６は６４ビツトのラッチ回路、Ｔけクロック信号
３を計数する６４進カウ／り、８は遅延回路、９は６４
進カウ／り、１ｏはテコータ、Ｓ Ａ 、 ｆｚ イＬ
Ｓ Ａ ６４ オｊ Ｕ Ｓ Ｂ 、 ナイＬ ５Ｂ
６４ ｕ プリンタヘッド１を逐次駆動させるたメツス
イッチフグ素子である。そして、プリンタヘッド１には
４０９６１６］ノＬｌｆ１１）Ｌｌ−１−Ｌ６４−６４
が含まれでおり、６４個のＬｉ＆Ｄを一群（チップ化さ
れでいる）としｒ６４個のチップ化されたＬＥＤアレイ
に分割されている。
の回路を示す。同図においで、１は複数個のＬ Ｅ ｌ
）が配列されたしＥＤアレイをライン状ニ蝮数個配設し
たプリンタヘッド、ＴＡＩ″ｉシリアルな画素データ信
号２を入力するビデオ入力端子、Ｔ２はクロック信号３
を入力する端子、■、はビテオイネープル（Ｖ Ｉ Ｄ
Ｅ Ｕ Ｅ Ｎ Ａ Ｂ Ｌ ｌ： ） ｉ３号４を
入力する端子、５はクロック信＋ｉ３に同期［７て画素
データ信号２をストアしていく６４ピツトのシフトレジ
スタ、６は６４ビツトのラッチ回路、Ｔけクロック信号
３を計数する６４進カウ／り、８は遅延回路、９は６４
進カウ／り、１ｏはテコータ、Ｓ Ａ 、 ｆｚ イＬ
Ｓ Ａ ６４ オｊ Ｕ Ｓ Ｂ 、 ナイＬ ５Ｂ
６４ ｕ プリンタヘッド１を逐次駆動させるたメツス
イッチフグ素子である。そして、プリンタヘッド１には
４０９６１６］ノＬｌｆ１１）Ｌｌ−１−Ｌ６４−６４
が含まれでおり、６４個のＬｉ＆Ｄを一群（チップ化さ
れでいる）としｒ６４個のチップ化されたＬＥＤアレイ
に分割されている。
上記の駆動回路によるＬ ｇ Ｉ）プリンタの動作は、
おおむね次の通りである。
おおむね次の通りである。
１０ シリアルな画素データ信号２は、申す最初の６！
ビツトがシフトレジスタ５に順次入力され、その後に生
じる６４進カウンタ７のカラ／ドアノブ信号１１に応答
しＣラッチ回路６にストアされる。
ビツトがシフトレジスタ５に順次入力され、その後に生
じる６４進カウンタ７のカラ／ドアノブ信号１１に応答
しＣラッチ回路６にストアされる。
（２） ラッチ回路６の出力信号に応答して、スイッチ
ング素子ＳＢ、〜ＳＳ、、の各々がオンまたはメツとさ
れる。その後、遅延回路８から出力されるラッチクリア
（１，ＡＴｃｔｔ ｃｔ、ＥＡｉも）信号１２によって
ラッチ回路６の内容はクリアさｎ５、全てのスイッチン
グ素子ＳＢ１〜ＳＢ、、はオフ状態に復帰する。
ング素子ＳＢ、〜ＳＳ、、の各々がオンまたはメツとさ
れる。その後、遅延回路８から出力されるラッチクリア
（１，ＡＴｃｔｔ ｃｔ、ＥＡｉも）信号１２によって
ラッチ回路６の内容はクリアさｎ５、全てのスイッチン
グ素子ＳＢ１〜ＳＢ、、はオフ状態に復帰する。
＋３１ ラッチクリア信号１２の発生回数を計数する６
４進カウンタ９の出力信号はデコーダ１０に入力される
。そしＣ，ＬＥＤアレイを駆動するよう、スイッチング
素子ＳＡ、−３Ａ６４のいずれか一つがオンされる。こ
こで、スイッチング素子ＳＡ。
４進カウンタ９の出力信号はデコーダ１０に入力される
。そしＣ，ＬＥＤアレイを駆動するよう、スイッチング
素子ＳＡ、−３Ａ６４のいずれか一つがオンされる。こ
こで、スイッチング素子ＳＡ。
〜５Ａ６４およびＳＢ、〜ＳＢ６．の駆動は、クロック
信号３およびビデオイネーブル信号４に同期して、同時
に行わｊ、る。
信号３およびビデオイネーブル信号４に同期して、同時
に行わｊ、る。
＋４１ 上述した（１）〜１３）の過程は、６４回繰返
して行われ、４０９６（６４Ｘ６４ ）個の画素データ
がプリンタヘッド１により表示される。以上の動作によ
り、−走査線に相当するダイナミック駆動が終了する。
して行われ、４０９６（６４Ｘ６４ ）個の画素データ
がプリンタヘッド１により表示される。以上の動作によ
り、−走査線に相当するダイナミック駆動が終了する。
しかしながら、一般に、１個のＬｌｆｌＤアレイチップ
につき、所定の許容損失が定められており、例えば６４
個のＬＥＤを一体としたＬＥＤアレイ１チップにつき、
１５０ミリワット程度の損失しか許容され〔いない。そ
のため、点灯するＬＥＤの個数が多いはど、１個当りの
Ｌ Ｅ ｌ）が発生し得る可能なパワーは制限を受ける
ことになる。すなわち、６４個のＬＥＤが全て点灯した
とすると、ＬｇＤｔ個当りの発光パワーは２．３ミリワ
ツト（１５０÷６４）に制限されてしまう。
につき、所定の許容損失が定められており、例えば６４
個のＬＥＤを一体としたＬＥＤアレイ１チップにつき、
１５０ミリワット程度の損失しか許容され〔いない。そ
のため、点灯するＬＥＤの個数が多いはど、１個当りの
Ｌ Ｅ ｌ）が発生し得る可能なパワーは制限を受ける
ことになる。すなわち、６４個のＬＥＤが全て点灯した
とすると、ＬｇＤｔ個当りの発光パワーは２．３ミリワ
ツト（１５０÷６４）に制限されてしまう。
また、ＬＥＤの発光エネルギー（発光量Ｘ発光時間）に
応じて、感光体上に像が形成されるが、このとき発光時
間を長くすると、分解能の良いＩ！像が得られない。そ
の理由は、発光時間の経過とともに、ドツト径が拡大し
ていくからである。
応じて、感光体上に像が形成されるが、このとき発光時
間を長くすると、分解能の良いＩ！像が得られない。そ
の理由は、発光時間の経過とともに、ドツト径が拡大し
ていくからである。
従って、点灯するＬＥＤの個数が多くなると、Ｌ ｇ
Ｄ １個当りの発光量が減少し、鮮明な画像を得ること
ができないという欠点があった。
Ｄ １個当りの発光量が減少し、鮮明な画像を得ること
ができないという欠点があった。
この発明は、上記欠点を考慮してなされたもので、ブロ
ック内で画像形成素子を時分割駆動を（７、各ブロック
間の対応する画像形成素子全同時駆動する画像形成装置
を提供することを目的とする。
ック内で画像形成素子を時分割駆動を（７、各ブロック
間の対応する画像形成素子全同時駆動する画像形成装置
を提供することを目的とする。
以下、この発明の一実施例を図面について説明する。な
お、前記従来例と同一、または相当部分には同一符号を
付して詳細な説明は省略する。
お、前記従来例と同一、または相当部分には同一符号を
付して詳細な説明は省略する。
第２図は、この発明に係るＬＥＤプリンタのプリンタヘ
ッド１を駆動するための回路を示す。すなわち、前記従
来例と逆にスイッチング素子が接続されており、画像形
成素子としてのＬ Ｗ Ｄ Ｌ 、。
ッド１を駆動するための回路を示す。すなわち、前記従
来例と逆にスイッチング素子が接続されており、画像形
成素子としてのＬ Ｗ Ｄ Ｌ 、。
〜Ｌ １１４−１１４’のアノード部にスイッチング素
子ＳＡ。
子ＳＡ。
〜ＳＡ、４およびデコーダ１０．６４進カウンタ９が接
続され、Ｌ Ｂ Ｄ Ｌ ＋−ｔ〜’ ＋１４−６４の
カソード部にスイッチング素子ＳＢ、＝ＳＢａ４が接続
されでいる。また、各信号２，３．４の入力端子Ｔ、、
Ｔ、。
続され、Ｌ Ｂ Ｄ Ｌ ＋−ｔ〜’ ＋１４−６４の
カソード部にスイッチング素子ＳＢ、＝ＳＢａ４が接続
されでいる。また、各信号２，３．４の入力端子Ｔ、、
Ｔ、。
Ｔ３とシフトレジスタ５との間に、各ＬＥＤアレイを同
時に時分割駆動するためのデータ列変換回路１３が接続
されている。
時に時分割駆動するためのデータ列変換回路１３が接続
されている。
プリンタヘッド１は、前述したように、複数個のＬＥＤ
が配列されたＬＥＤアレイをライノ状に配設して形成さ
れ、さらに各Ｌ ＥＩ）アレイの同一番号のＬＥＤによ
りブロックが構成されている。
が配列されたＬＥＤアレイをライノ状に配設して形成さ
れ、さらに各Ｌ ＥＩ）アレイの同一番号のＬＥＤによ
りブロックが構成されている。
つ中り、ＬＥＤ６４個ずつのブロックに分割さＶ、でお
り、それぞれの結線がなされＣいる。そしＣ１各ＬＥＤ
の同一番号のＬＥＤ、例えば’ ＋−ｌ Ｉ Ｌ ２−
１＋・・・・・・Ｌ ６４−１を同時駆動［７、各Ｌｌ
ｕＤアレイ内を時分割の形態で、ブロック単位で順次駆
動するようにしである。よって、同時に点灯し得るＬＥ
Ｄの数は最大６４個とし、各ＬＥＤアレイにおいてはＬ
ＥＤ１個しか点灯させないようにして、ＬＥＤ１個当り
の発光パワーを高めた構成としている。
り、それぞれの結線がなされＣいる。そしＣ１各ＬＥＤ
の同一番号のＬＥＤ、例えば’ ＋−ｌ Ｉ Ｌ ２−
１＋・・・・・・Ｌ ６４−１を同時駆動［７、各Ｌｌ
ｕＤアレイ内を時分割の形態で、ブロック単位で順次駆
動するようにしである。よって、同時に点灯し得るＬＥ
Ｄの数は最大６４個とし、各ＬＥＤアレイにおいてはＬ
ＥＤ１個しか点灯させないようにして、ＬＥＤ１個当り
の発光パワーを高めた構成としている。
９ｇ３図に、第２図に示したデータ列変換回路１３の具
体例を示す。図中１４は画素データ信号２をストアする
８ピツトのシフトレジスタ、１５はシフトレジスタ１４
からの出力情報をストアしておくラッチ回路、１６はク
ロック信号３を計数する８進カウ／り、１７は８進カウ
ンタ１６のカウントアツプ信号１８を７クロツク分だけ
遅延させ、ラッチクリア信号１９を送出する遅延回路、
２０゜２１は画素データ情報を１ライン分記憶しでおく
ｌＬＡ Ｍ、２２．２３は１もＡＩＶ１２０．２１への
画素データ情報の入力を制御するデータ人力制御回路、
２４．２５は１もＡＭ２１］、２１かりの画素データ１
Ｐｒ報の出力を制御するデータ出力制御回路、２６はＬ
ＬＡＭ２０ 、２１のデータの書込みと読出しをｉＩＩ
制御するメモリ制御回路、２７け１もＡ［ｖ１２０，２
１のデータ書込サイクル中のアドレスを制御する書込ア
ドレスカウンタ、２８はｌ（ＡＭ２０．２１のデータ読
出サイクル中のアドレス全制御する読出アドレスカラ／
り、２９．３０は１．ＬＡ Ｍ ２０ 。
体例を示す。図中１４は画素データ信号２をストアする
８ピツトのシフトレジスタ、１５はシフトレジスタ１４
からの出力情報をストアしておくラッチ回路、１６はク
ロック信号３を計数する８進カウ／り、１７は８進カウ
ンタ１６のカウントアツプ信号１８を７クロツク分だけ
遅延させ、ラッチクリア信号１９を送出する遅延回路、
２０゜２１は画素データ情報を１ライン分記憶しでおく
ｌＬＡ Ｍ、２２．２３は１もＡＩＶ１２０．２１への
画素データ情報の入力を制御するデータ人力制御回路、
２４．２５は１もＡＭ２１］、２１かりの画素データ１
Ｐｒ報の出力を制御するデータ出力制御回路、２６はＬ
ＬＡＭ２０ 、２１のデータの書込みと読出しをｉＩＩ
制御するメモリ制御回路、２７け１もＡ［ｖ１２０，２
１のデータ書込サイクル中のアドレスを制御する書込ア
ドレスカウンタ、２８はｌ（ＡＭ２０．２１のデータ読
出サイクル中のアドレス全制御する読出アドレスカラ／
り、２９．３０は１．ＬＡ Ｍ ２０ 。
２１の書込アドレスの出力側ｆ卸回路、３１．３２はル
ＡＭ２０．２１の読出アドレスの出力制御回路、３３は
ルＡＭ２Ｕ、２１の読出回数を計数する６４進カウンタ
、３４は６４進カウンタ３３のカウントアツプ信号を計
数する８進カウンタ、３５は８進カウ／り３４の出力信
号Ａ、ｌ：（、Ｃ，Ｄの状態により８ビツトの入力デー
タ信号から【ビットを選択し、シリアルな出力信号３６
を出力するｓ−ｔデータセレクタで、Ｐ）る、 次に作用を説明する。
ＡＭ２０．２１の読出アドレスの出力制御回路、３３は
ルＡＭ２Ｕ、２１の読出回数を計数する６４進カウンタ
、３４は６４進カウンタ３３のカウントアツプ信号を計
数する８進カウンタ、３５は８進カウ／り３４の出力信
号Ａ、ｌ：（、Ｃ，Ｄの状態により８ビツトの入力デー
タ信号から【ビットを選択し、シリアルな出力信号３６
を出力するｓ−ｔデータセレクタで、Ｐ）る、 次に作用を説明する。
先ず、データ列変換回路１３の動作を説明すると、大路
次の通りとなる。
次の通りとなる。
１１） ビデオイネーブル信号４の立上りに応答しＣ１
画素データ信号２を８ビツト分だけシフトレジスタ１４
に入力する。同時に、８進カウンク１６が計数を開始す
る。
画素データ信号２を８ビツト分だけシフトレジスタ１４
に入力する。同時に、８進カウンク１６が計数を開始す
る。
（２） ８進カウンータ１６からのカウントアツプ信号
１９に応答してシフトレジスタ１４の情報内容をラッチ
回路１５にストアする。
１９に応答してシフトレジスタ１４の情報内容をラッチ
回路１５にストアする。
１３）上記カウントアツプ信号１９け、遅延回路１７に
よりクロック信号３に同期しで、７クロツク分だけ遅延
さハ、る。そしＣ１遅処回路１７がら出力されたラッチ
クリア信号１９は、書込アドレスカウンタ２７、読出ア
ドレスカウンタ２８および６４進カウ／り３３に供給さ
れる。
よりクロック信号３に同期しで、７クロツク分だけ遅延
さハ、る。そしＣ１遅処回路１７がら出力されたラッチ
クリア信号１９は、書込アドレスカウンタ２７、読出ア
ドレスカウンタ２８および６４進カウ／り３３に供給さ
れる。
＋４１ メモリ制御回路２６は、ビデオイネーブル信号
４の立上りに応答して、第４図に示すようなチップセレ
クト（言号ｃｓ、、ｃｓ、およびルＡＭ２０．２１の）
ＬＥＡＩ’）（読出【７）とＷ ｌ−Ｌ Ｉ Ｔ ＋ｆ
ｌ （言込み）の切喚信号ＯＥ／ＷＥを出力する。その
際、１（Ａ！＼１２１のチップセレクト１言号Ｃ３２は
、１ラインの走査時間分だけチップセレクト信号Ｃ８゜
より遅れて出力される。そして、１言号（ＪＥ／ＷＥに
よりｌ（ＡＭ２０．２１の１もｌＩ： Ａ Ｄ 、 Ｗ
ＩＬ ｌ ’Ｉ” ｇを切換えるとともに、データ人
力制御回路２２゜２３およびデータ出力制御回路２４．
２５の入出力の制御を行う。つ中り、１ライン目のデー
タの入力時は、ｌ（、ＡＭ２０をＷｌもｔ ’ｒ ｂサ
イクルとし、ｌＬＡＭ７１はチップセレクトを行わない
。この時、データ入力制御回路２２およびデータ出力制
御回路２５がＯＮ、データ入力側ｍ１回路２３およびデ
ータ出力制御回路２４が０１−１”の状態となり、１ラ
イン目のデータ信号がｌｔＡＭ２０に入力される。
４の立上りに応答して、第４図に示すようなチップセレ
クト（言号ｃｓ、、ｃｓ、およびルＡＭ２０．２１の）
ＬＥＡＩ’）（読出【７）とＷ ｌ−Ｌ Ｉ Ｔ ＋ｆ
ｌ （言込み）の切喚信号ＯＥ／ＷＥを出力する。その
際、１（Ａ！＼１２１のチップセレクト１言号Ｃ３２は
、１ラインの走査時間分だけチップセレクト信号Ｃ８゜
より遅れて出力される。そして、１言号（ＪＥ／ＷＥに
よりｌ（ＡＭ２０．２１の１もｌＩ： Ａ Ｄ 、 Ｗ
ＩＬ ｌ ’Ｉ” ｇを切換えるとともに、データ人
力制御回路２２゜２３およびデータ出力制御回路２４．
２５の入出力の制御を行う。つ中り、１ライン目のデー
タの入力時は、ｌ（、ＡＭ２０をＷｌもｔ ’ｒ ｂサ
イクルとし、ｌＬＡＭ７１はチップセレクトを行わない
。この時、データ入力制御回路２２およびデータ出力制
御回路２５がＯＮ、データ入力側ｍ１回路２３およびデ
ータ出力制御回路２４が０１−１”の状態となり、１ラ
イン目のデータ信号がｌｔＡＭ２０に入力される。
（５） ラッチ回路１５の出力信号は、データ人力制御
回路２２．２３を介］２てｌ（ＡＭ２０ 、２１に入力
され、メモリ制御回路２６の１（、ＡＭ２０．２１のＬ
（ｈｉＡＤ 、ＷＲＩＴＥ９Ｊ挨信号ＯＥ／ＷＥＩＣよ
つＣ前記データ入力制御回路２２．２３の制御が行われ
る。
回路２２．２３を介］２てｌ（ＡＭ２０ 、２１に入力
され、メモリ制御回路２６の１（、ＡＭ２０．２１のＬ
（ｈｉＡＤ 、ＷＲＩＴＥ９Ｊ挨信号ＯＥ／ＷＥＩＣよ
つＣ前記データ入力制御回路２２．２３の制御が行われ
る。
（６） 遅延回路１７け、ラッチクリア信号１９を出力
し、書込アドレスカラ／り２７．読出アドレスカウンタ
２８および６４進カウンタ３３の計数値を１だけ進める
と同時にラッチ回路１５をクリアする。これにより、次
の８ビツトのデータ信号をストアするための準備が完了
する。ここで、書込アドレスカウンタ２７．読出アドレ
スカウンタ２８の出力信号は、書込アドレスの出力制御
回路２９．３０、読出アドレスの出力制御回路３１，３
２を介して）ＬＡＭ２０．２１のアドレスデコーダから
入力され、ｔ％ＡＭ２０．２１の几１ｄＡｌ）、皆Ｅｌ
、 Ｉ ’ｒ Ｅ切換信号ｏｗ７ｗＥにより書込アドレ
スカウンタ２７と読出アドレスカウンタ２８に９１１え
ている。また、書込アドレスカウンタ２７は５１２進カ
ウンタであり、計数値が１だけ進むことによりルＡＭ２
０内に画素データ情報が８ビットずつ順次ストアされて
いき、５１２計数することにより１ラインの画素データ
情報のストアが終了する。
し、書込アドレスカラ／り２７．読出アドレスカウンタ
２８および６４進カウンタ３３の計数値を１だけ進める
と同時にラッチ回路１５をクリアする。これにより、次
の８ビツトのデータ信号をストアするための準備が完了
する。ここで、書込アドレスカウンタ２７．読出アドレ
スカウンタ２８の出力信号は、書込アドレスの出力制御
回路２９．３０、読出アドレスの出力制御回路３１，３
２を介して）ＬＡＭ２０．２１のアドレスデコーダから
入力され、ｔ％ＡＭ２０．２１の几１ｄＡｌ）、皆Ｅｌ
、 Ｉ ’ｒ Ｅ切換信号ｏｗ７ｗＥにより書込アドレ
スカウンタ２７と読出アドレスカウンタ２８に９１１え
ている。また、書込アドレスカウンタ２７は５１２進カ
ウンタであり、計数値が１だけ進むことによりルＡＭ２
０内に画素データ情報が８ビットずつ順次ストアされて
いき、５１２計数することにより１ラインの画素データ
情報のストアが終了する。
（７） 次に、２ライン目のデータが入力されると、Ｒ
ＡＭ２０と几ＡＭ２１のＨ，ｗ Ａ ＤサイクルとＷｌ
（Ｉ Ｔｈｉ？イクル、！：カ逆ｈｔ、、ＲＡＭ７Ｑｌ
−ｊｌ（ＥＡＤサイクル、ｔｔＡ＋ｖ２１はＷ ＩＬ
Ｉ Ｔ ＩＤサイクルの状態となる。同時に、データ入
力制御回路２２２３とデータ出力制御回路２４．２５お
よび書込アドレス出力制御回路２９．３０と読出アドレ
ス出力制御回路３１．３２が切換わり、ルＡＭ２１は、
上記の１１１〜（５）の動作が行われ、２ライン目のデ
ータが入力される。
ＡＭ２０と几ＡＭ２１のＨ，ｗ Ａ ＤサイクルとＷｌ
（Ｉ Ｔｈｉ？イクル、！：カ逆ｈｔ、、ＲＡＭ７Ｑｌ
−ｊｌ（ＥＡＤサイクル、ｔｔＡ＋ｖ２１はＷ ＩＬ
Ｉ Ｔ ＩＤサイクルの状態となる。同時に、データ入
力制御回路２２２３とデータ出力制御回路２４．２５お
よび書込アドレス出力制御回路２９．３０と読出アドレ
ス出力制御回路３１．３２が切換わり、ルＡＭ２１は、
上記の１１１〜（５）の動作が行われ、２ライン目のデ
ータが入力される。
（８１読出アドレスカウンタ２８は、第５図に示すよう
に、ｌ（０Ｍ３７．３８および５１２進カウンタ３９に
−より構成されでおり、本実施例では、プリンタヘッド
１が６４（素子／チップ）Ｘ６４（チップ）個のＬＥＤ
により構成され、データの読出しは８ビット単位で行わ
れているので、第６図に示すようにｌ（、ＡＭ２０．２
１のアドレスをアクセスしなければならない。そこで、
）ＬＯＩＶ１３７゜３８に、５１２進カウンタ３９の計
数値に対応した）１０Ｍ３７．３８のアドレスにルＡＭ
２０．２１をアクセスするアドレスデータを書込んでお
き、５１２進カウンタ３９の計数値が１進むことにより
順次ＲＡＭ２０．２１のアドレスデータを読出していく
。
に、ｌ（０Ｍ３７．３８および５１２進カウンタ３９に
−より構成されでおり、本実施例では、プリンタヘッド
１が６４（素子／チップ）Ｘ６４（チップ）個のＬＥＤ
により構成され、データの読出しは８ビット単位で行わ
れているので、第６図に示すようにｌ（、ＡＭ２０．２
１のアドレスをアクセスしなければならない。そこで、
）ＬＯＩＶ１３７゜３８に、５１２進カウンタ３９の計
数値に対応した）１０Ｍ３７．３８のアドレスにルＡＭ
２０．２１をアクセスするアドレスデータを書込んでお
き、５１２進カウンタ３９の計数値が１進むことにより
順次ＲＡＭ２０．２１のアドレスデータを読出していく
。
（９１ＲＡ Ｍ ２０にストアされたデータは、読出ア
ドレスカウンタ２８により読出され、データ出力制御回
路２４を介して８−１データセレクタ３５のデータ入力
端子に入力される。
ドレスカウンタ２８により読出され、データ出力制御回
路２４を介して８−１データセレクタ３５のデータ入力
端子に入力される。
ａ〔遅延回路１Ｔの出力信号１９は、上述したように６
４進カウンタ３３に入力され、さらに６４進カウンタ３
３のカウントアツプ信号を計数する８進カウンタ３４に
入力される。そして、８進カウンタ３４の出力信号Ａ、
ｌ：ｌ、Ｃ，Ｌ）の状態により８−１データセレクタ３
６に入力される８ピツトの並列データ信号の内１ビット
を順次選択する（第６図参照）。
４進カウンタ３３に入力され、さらに６４進カウンタ３
３のカウントアツプ信号を計数する８進カウンタ３４に
入力される。そして、８進カウンタ３４の出力信号Ａ、
ｌ：ｌ、Ｃ，Ｌ）の状態により８−１データセレクタ３
６に入力される８ピツトの並列データ信号の内１ビット
を順次選択する（第６図参照）。
Ｕ 同様にして、各ラインごとにデータ信号のＲＡＭ２
０．２１への書込みと読出しを交互に切換え、データ列
の変換を行う。
０．２１への書込みと読出しを交互に切換え、データ列
の変換を行う。
上記（１）〜αＤに述べたように、データ列変換回路１
３から、プリントすべき原画像に応じて出力信号３６が
第２図に示したシフトレジスタ５に出力され、プリンタ
ヘッド１のＬ Ｂ Ｄ Ｌ ＋−＋ −１６４−６４が
ブロック単位で時１分割駆動されることにより、ＬｇＤ
の発光数を畠めた鮮明なプリント画像を得ることができ
る。
３から、プリントすべき原画像に応じて出力信号３６が
第２図に示したシフトレジスタ５に出力され、プリンタ
ヘッド１のＬ Ｂ Ｄ Ｌ ＋−＋ −１６４−６４が
ブロック単位で時１分割駆動されることにより、ＬｇＤ
の発光数を畠めた鮮明なプリント画像を得ることができ
る。
以上、説明したように本ｊ頭発明により分解能を高める
ことができ、鮮明な画像形成を行うことが可能となった
。
ことができ、鮮明な画像形成を行うことが可能となった
。
第１図は従来のＬＥＩ）プリンタのプリンタヘッドを駆
動するための回路を示す図、第２図はこの発明に係るＬ
ＥＤプリンタのプリンタヘッドを駆動するだめの回路を
示す図、第３図は第２図のデータ列変換回路の構成を示
すブロック図、第４図は第３図中の各信号波形を示す図
、第５図は第３図の読出アドレスカウンタの構成を示す
ブロック図、第６図は）ＬＡＭのアドレスをアクセスす
る様子を示す図である。 １・・・・・・・・・プリンタヘッド １３・・・・・・データ列変換回路
動するための回路を示す図、第２図はこの発明に係るＬ
ＥＤプリンタのプリンタヘッドを駆動するだめの回路を
示す図、第３図は第２図のデータ列変換回路の構成を示
すブロック図、第４図は第３図中の各信号波形を示す図
、第５図は第３図の読出アドレスカウンタの構成を示す
ブロック図、第６図は）ＬＡＭのアドレスをアクセスす
る様子を示す図である。 １・・・・・・・・・プリンタヘッド １３・・・・・・データ列変換回路
Claims (1)
- 複数の画像形成素子をθ「定数づつにブロック分けし７
、前記虚数の画像形成素子を核ブロック内で埒分割駆動
し、更に各ブロック間の対応するｌ１４Ｉｌ像形成素子
を同時駆動することを特命とする画像形成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58143705A JPS6034879A (ja) | 1983-08-08 | 1983-08-08 | 画像形成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58143705A JPS6034879A (ja) | 1983-08-08 | 1983-08-08 | 画像形成装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6034879A true JPS6034879A (ja) | 1985-02-22 |
Family
ID=15345053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58143705A Pending JPS6034879A (ja) | 1983-08-08 | 1983-08-08 | 画像形成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6034879A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02104244U (ja) * | 1989-02-06 | 1990-08-20 |
-
1983
- 1983-08-08 JP JP58143705A patent/JPS6034879A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02104244U (ja) * | 1989-02-06 | 1990-08-20 |
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