JPS6035396A - 半導体メモリ装置の駆動方法 - Google Patents
半導体メモリ装置の駆動方法Info
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- JPS6035396A JPS6035396A JP59123401A JP12340184A JPS6035396A JP S6035396 A JPS6035396 A JP S6035396A JP 59123401 A JP59123401 A JP 59123401A JP 12340184 A JP12340184 A JP 12340184A JP S6035396 A JPS6035396 A JP S6035396A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体メモリ装（ｒｌ″、の１９へ両方法に
かかシ、とくに不ｊ’ｒｆ！発性のランダム・アクセス
・メモリを実現する絶縁ゲート型？ｉｔ界効果半２ｊ’
ｆｆ４ｙ装（［イの駆動方法に関する。
かかシ、とくに不ｊ’ｒｆ！発性のランダム・アクセス
・メモリを実現する絶縁ゲート型？ｉｔ界効果半２ｊ’
ｆｆ４ｙ装（［イの駆動方法に関する。
半ｉ）一体工１個ｉ（回路構造の記憶装置（ＩＣメモリ
）は常に高密度・大集積・高速・低消費１１１７カを発
展の思想として有する。又、メモリ作用はネ、蛎７Ａ択
アドレスに１１′１報″１”、”Ｏ″′を導入できるラ
ンタノ・・アクセス・メモリ（ＲＡＭ）が汎用４１１．
の点てア」１想とされる。従来、ＲＡ Ｍ型ＩＣメモリ
は、フリップ・７０ツブ、ダイナミックＭＯ８Ｉ−ラン
ジスタ（８素子型）、Ｃ負荷型１ＭＯ８Ｉ−ランジスタ
（１’ｌＬ’ｒ型）をメモリセルとして用いて実用化さ
れてきた。
）は常に高密度・大集積・高速・低消費１１１７カを発
展の思想として有する。又、メモリ作用はネ、蛎７Ａ択
アドレスに１１′１報″１”、”Ｏ″′を導入できるラ
ンタノ・・アクセス・メモリ（ＲＡＭ）が汎用４１１．
の点てア」１想とされる。従来、ＲＡ Ｍ型ＩＣメモリ
は、フリップ・７０ツブ、ダイナミックＭＯ８Ｉ−ラン
ジスタ（８素子型）、Ｃ負荷型１ＭＯ８Ｉ−ランジスタ
（１’ｌＬ’ｒ型）をメモリセルとして用いて実用化さ
れてきた。
しかし乍らこれものＩＣメモＩＪ ｉｄ、回路構造が複
雑であるのり・ならず、Ｒｆ報の保持に電力消費が心髄
であるため高密度・大集積化に本Ｊ′Ｊ的な制限を受け
る。こ扛を）ｖ「決する。Ｊ能１ｑ・のあるメモリセル
として絶縁ゲート膜中の捕獲中心又は汀遊ケ−１・に１
１１、荷を注入蓄積し、蓄槓箪向の不４５１ｆ発性を利
用する不揮発性メモリがＪｔｌＪ待されている。Ｈ′も
知のこの、！′、ｌの不ＪＸＩｊ発性メモリｔ；Ｌ、’
ｌ ＋’／ ）’ｌＡ保持に”ｉ’ｌｊ：力消代庖不゛
潤とするものではあるが、１１７報（＋ Ｏｊ＋又は情
報゛１”の；ｆ１込時にアドレスの選択方法を変更する
心安があるだめＲＡ Ｍとしての有用性ＩＪ−７２＜、
−「ダら３Ｊ４択ｌ′シ込を行う’ｌ？ｊ ４’ｌｉを
１゛もしくは０″′の電力とし、他方は全ヒツト−のに
行うプログラマブル・ＩＪ−ド・オンリ・メモリ（ＦＲ
ＯＭ）として発展せらｉしている。
雑であるのり・ならず、Ｒｆ報の保持に電力消費が心髄
であるため高密度・大集積化に本Ｊ′Ｊ的な制限を受け
る。こ扛を）ｖ「決する。Ｊ能１ｑ・のあるメモリセル
として絶縁ゲート膜中の捕獲中心又は汀遊ケ−１・に１
１１、荷を注入蓄積し、蓄槓箪向の不４５１ｆ発性を利
用する不揮発性メモリがＪｔｌＪ待されている。Ｈ′も
知のこの、！′、ｌの不ＪＸＩｊ発性メモリｔ；Ｌ、’
ｌ ＋’／ ）’ｌＡ保持に”ｉ’ｌｊ：力消代庖不゛
潤とするものではあるが、１１７報（＋ Ｏｊ＋又は情
報゛１”の；ｆ１込時にアドレスの選択方法を変更する
心安があるだめＲＡ Ｍとしての有用性ＩＪ−７２＜、
−「ダら３Ｊ４択ｌ′シ込を行う’ｌ？ｊ ４’ｌｉを
１゛もしくは０″′の電力とし、他方は全ヒツト−のに
行うプログラマブル・ＩＪ−ド・オンリ・メモリ（ＦＲ
ＯＭ）として発展せらｉしている。
このように６を来技術によノア、は、ＩＣメモリの理想
的ｉｊ５％ ｆｉヒとして秘事さｉする不Ｊ’ｊｉｉ
［１ユＲＡＭは技術的未ＦｒＹ決の範囲にβりた。
的ｉｊ５％ ｆｉヒとして秘事さｉする不Ｊ’ｊｉｉ
［１ユＲＡＭは技術的未ＦｒＹ決の範囲にβりた。
この発明の目的は高密度・大集積・低消費電力の不ロＩ
発性ＲＡＭを実現する半導体メモリ装ｆ４の好ましい駆
動方法を提供することである。
発性ＲＡＭを実現する半導体メモリ装ｆ４の好ましい駆
動方法を提供することである。
不発１μ］の特徴は、行列線が交叉するマ） ＩＪクス
交点に各々デコードトランジスタとゲート闇値が転移す
るメモリトランジスタとの直列回路を配置し、前記デコ
ードトランジスタのソースもしくはドレイン領域の前記
メモリトランジスタに接続畑れない側が行方向に共通接
続され、かつゲートが列方向に共通接続されており、１
）ＩＪ記メモリドう／ジスタのド１／インもしくはソー
ス領域の前記デコードトランジスタに接続されない１ｆ
ｌｌｌは全て共通に接Ｕ［：きれかつ、ゲートは全て共
通接続され情＜１１として導出されており、前記行列線
を選択して所定のアドレスにおけるメモリトランジスタ
の浮遊ゲートに１１ｊ子および正孔のうちの一方を前記
情報線の１１ｉ位を制御することによって蓄８’ｔ″（
し、該７９１定のアドレスにおける該メモリトランジス
タの情報を変更する場合は、前記行列線を選択して前記
浮遊グー）ＫｔｔＣ子および正孔のうちの他方を、選択
されない′アドレスにおけるメモリトランジスタにｔ」
コ影４１′ｌ≦を及はさない程度の１１Ｌ位を前記情報
ｐＪに印加することＫよって、ヘタ大して行う半導体メ
モリ′（々１１′１の駆１ｉυ方法にある。このように
、この発明の半７’、へを体装置は、メモリセルが２個
のトランジスタのみでイ１゛コ成され、情報信号線を制
御することによυ）１４択されたアドレスに情報ＩＩ
ＯＩ＋および情報″１′°を１）ｎ ＪＲ；’ｉ込でき
、且つメモリトランジスタが不揮発性メモリであるため
、メモリ部の周辺回路構成およびメモリセル自体の回路
（１−成がきわめて簡易で高密度・大集積化の容易なＲ
Ａ Ｍを実現し、情報性１′４期間の消費１）ｊ５力を
零に丑で低減することができ、かつ高い電圧を使用する
ことなく所定のメモリセルの選択的は電気的書替え・消
去が可能とな次にこの発明をよりよく理）ＩＩ１１′す
るために、この発明の実施例につき図を用いて説明する
。
交点に各々デコードトランジスタとゲート闇値が転移す
るメモリトランジスタとの直列回路を配置し、前記デコ
ードトランジスタのソースもしくはドレイン領域の前記
メモリトランジスタに接続畑れない側が行方向に共通接
続され、かつゲートが列方向に共通接続されており、１
）ＩＪ記メモリドう／ジスタのド１／インもしくはソー
ス領域の前記デコードトランジスタに接続されない１ｆ
ｌｌｌは全て共通に接Ｕ［：きれかつ、ゲートは全て共
通接続され情＜１１として導出されており、前記行列線
を選択して所定のアドレスにおけるメモリトランジスタ
の浮遊ゲートに１１ｊ子および正孔のうちの一方を前記
情報線の１１ｉ位を制御することによって蓄８’ｔ″（
し、該７９１定のアドレスにおける該メモリトランジス
タの情報を変更する場合は、前記行列線を選択して前記
浮遊グー）ＫｔｔＣ子および正孔のうちの他方を、選択
されない′アドレスにおけるメモリトランジスタにｔ」
コ影４１′ｌ≦を及はさない程度の１１Ｌ位を前記情報
ｐＪに印加することＫよって、ヘタ大して行う半導体メ
モリ′（々１１′１の駆１ｉυ方法にある。このように
、この発明の半７’、へを体装置は、メモリセルが２個
のトランジスタのみでイ１゛コ成され、情報信号線を制
御することによυ）１４択されたアドレスに情報ＩＩ
ＯＩ＋および情報″１′°を１）ｎ ＪＲ；’ｉ込でき
、且つメモリトランジスタが不揮発性メモリであるため
、メモリ部の周辺回路構成およびメモリセル自体の回路
（１−成がきわめて簡易で高密度・大集積化の容易なＲ
Ａ Ｍを実現し、情報性１′４期間の消費１）ｊ５力を
零に丑で低減することができ、かつ高い電圧を使用する
ことなく所定のメモリセルの選択的は電気的書替え・消
去が可能とな次にこの発明をよりよく理）ＩＩ１１′す
るために、この発明の実施例につき図を用いて説明する
。
ｐ１３１図（５）および（Ｂ） ｕ：この発明の一方に
１１例の回路図およびメモリセルの断面図を示す。この
実施例ｔフｌ、行ｉＹ！ｉ！ １．） ｌ、 Ｄ ！１
と列線Ｗ ｌ＋’Ｗｎとが形成する行列マトリクス各交
点にメモリセルとし、てデコードトランジスタＱＤとメ
モリトラフ９ヌ２９成る直列回路をそれぞれ導入［７で
ある。この直夕ＩＪ回路はデコードトランジスタＱＯの
グー１−１ｔう極を所定の列線Ｗｚ Ｊ＜ 、ドレイン
およびソースの一方を所定の行Ｗ．’Ｎ Ｉ） １に他
方をメ・モリ１−ランジスタＱ１１ｑのドレインおよび
ソースの一方に接ｈｉ： Ｌ２、メモリトランジスタＱ
Ｍのドレインおよびソースの他方を基檗線ＧＮＤに接続
しゲート電極を各アドレスのメモリトランジスタと共に
共１山の４Ｗ ｔ？：ｋ 線Ｊ） Ｌに接続するもので
ある。又、全１−ランジスタの，１一体′電極５ＵＩ３
は共通であシ、基亭（’，Ｉ Ｇ Ｎ りとの間に所定
のバイアスが印加される。
１１例の回路図およびメモリセルの断面図を示す。この
実施例ｔフｌ、行ｉＹ！ｉ！ １．） ｌ、 Ｄ ！１
と列線Ｗ ｌ＋’Ｗｎとが形成する行列マトリクス各交
点にメモリセルとし、てデコードトランジスタＱＤとメ
モリトラフ９ヌ２９成る直列回路をそれぞれ導入［７で
ある。この直夕ＩＪ回路はデコードトランジスタＱＯの
グー１−１ｔう極を所定の列線Ｗｚ Ｊ＜ 、ドレイン
およびソースの一方を所定の行Ｗ．’Ｎ Ｉ） １に他
方をメ・モリ１−ランジスタＱ１１ｑのドレインおよび
ソースの一方に接ｈｉ： Ｌ２、メモリトランジスタＱ
Ｍのドレインおよびソースの他方を基檗線ＧＮＤに接続
しゲート電極を各アドレスのメモリトランジスタと共に
共１山の４Ｗ ｔ？：ｋ 線Ｊ） Ｌに接続するもので
ある。又、全１−ランジスタの，１一体′電極５ＵＩ３
は共通であシ、基亭（’，Ｉ Ｇ Ｎ りとの間に所定
のバイアスが印加される。
メモリセルの好イしい！４５積回路（）゛・〜造ｉ７ｔ
：、第１１刊（Ｂ）に示す如＜’（１００）を主面とす
る比抵抗１０Ω−口のＰ型シリコン単結晶基体１０１の
一表面の不活性部に表面濃度８×１０ 〜５ｘｌＯ ｃ
ｍ のＰ型領域１０２を有し，この領域に囲まれる活性
部に表面濃度ｌＯ 〜１０ｃｒｎ の燐拡散を施してＮ
十型′Ｉｉｎ域１０８、 １０４． ｌ，、０．５を設
け、表面絶縁保ボ／！膜１００の上面に伸び出すアルミ
ニウムの１［１、極配置１０７ 、１０８ 。
：、第１１刊（Ｂ）に示す如＜’（１００）を主面とす
る比抵抗１０Ω−口のＰ型シリコン単結晶基体１０１の
一表面の不活性部に表面濃度８×１０ 〜５ｘｌＯ ｃ
ｍ のＰ型領域１０２を有し，この領域に囲まれる活性
部に表面濃度ｌＯ 〜１０ｃｒｎ の燐拡散を施してＮ
十型′Ｉｉｎ域１０８、 １０４． ｌ，、０．５を設
け、表面絶縁保ボ／！膜１００の上面に伸び出すアルミ
ニウムの１［１、極配置１０７ 、１０８ 。
１０９＋１１０を有する。基本１０１の活性部ジ・と面
に被着するＦＪ５ＵＯＡの７二１賀イヒ石上る包の泊り
−ｆ、七支）ｉら１１１と、ドし・イン及びソースのＮ
−１−型領域１０３，１０４および霜４Ａ／：（自「１
．Ａ里１．０８に＞ｆｊ□′由、桟８元する多楚古晶シ
リコンのゲート；１；ｉ＝ ｕｚ ＆、ｉ絶左、“：ゲ
ート型テコー（・川・ランジスタＱ、Ｉ） ’Ｈ： ４
ｔｉ成し、Ｎ ＋ 領域ｌｏ；３カｃ） ノ；ｉ７ ＋
（贋ｒｉ 竹’配Ｗ７１ｆＬ０７が行ｉ１；ｉ ］）
１にｊうＳ統し、１１１−極配置ｔ’ｊｌ １０８は列
線Ｗｌに接ｎノｌ’、する。ス、絶縁被膜１１１と、ド
レイン及びソースとなるＮ十型領賊１．０４１．１０５
と、Ｎ十型領域１（）１・の−ｔ１１（に、Ｉ＞；、
（、て低耐圧のＰＮダイオードを形成するｌ・３面、’
Ｈ５度５ＸｌＯ〜１．０ ｃｍ のＰ＋型１・μ域月−
：３と、ｌ＋’［！ｊｌＹ１″′、力月１（蔦１１１の
−に而に被膜する約１０（１０＾のシリコンシ゛？化物
又Ｑｊニアルミナを主成分とする他の絶Ｉ丈Ｌ・８月４
１１４．と、これらの絶縁被膜の境ｂ’＋ｊ−に狸め込
寸れた浮］ＩＪ′Ｌゲート１１５と、浮遊ケ−１゛１１
５に他の絶縁膜１１０１１４．を介して谷（１丁結合す
るゲート’＋ｉｊ極１（ＪＩＪとで手押発性のメモｌ）
）シンジスタＱが４１・を成され、ゲート１Ｅ極１０
９が１１１？報線ＤＬに接約゛、シ、Ｎ十型領域１０５
の導出ｒｔ電極線１１０が基準線ＧＮＤに接続し、Ｎ十
領域１０４Ｑまテコードトランジスタ及びメモリトラン
ジスタに共通の領域として用いられて直列回路を形成し
ている。基体１０１の裏面には基体電極１１６が設けら
れ基体端子ＳＵＢとなる。浮遊ゲートを有するＮチャン
ネル型のメモリトランジスタはゲート電極−絶縁被膜−
浮遊ゲート−絶絃被膜−半導体基体から成るＭＩ Ｉ
ＭＩ Ｚ Ｓ型のゲート渭乍造をｌ１ｔｉｉえている。
に被着するＦＪ５ＵＯＡの７二１賀イヒ石上る包の泊り
−ｆ、七支）ｉら１１１と、ドし・イン及びソースのＮ
−１−型領域１０３，１０４および霜４Ａ／：（自「１
．Ａ里１．０８に＞ｆｊ□′由、桟８元する多楚古晶シ
リコンのゲート；１；ｉ＝ ｕｚ ＆、ｉ絶左、“：ゲ
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ｔｉ成し、Ｎ ＋ 領域ｌｏ；３カｃ） ノ；ｉ７ ＋
（贋ｒｉ 竹’配Ｗ７１ｆＬ０７が行ｉ１；ｉ ］）
１にｊうＳ統し、１１１−極配置ｔ’ｊｌ １０８は列
線Ｗｌに接ｎノｌ’、する。ス、絶縁被膜１１１と、ド
レイン及びソースとなるＮ十型領賊１．０４１．１０５
と、Ｎ十型領域１（）１・の−ｔ１１（に、Ｉ＞；、
（、て低耐圧のＰＮダイオードを形成するｌ・３面、’
Ｈ５度５ＸｌＯ〜１．０ ｃｍ のＰ＋型１・μ域月−
：３と、ｌ＋’［！ｊｌＹ１″′、力月１（蔦１１１の
−に而に被膜する約１０（１０＾のシリコンシ゛？化物
又Ｑｊニアルミナを主成分とする他の絶Ｉ丈Ｌ・８月４
１１４．と、これらの絶縁被膜の境ｂ’＋ｊ−に狸め込
寸れた浮］ＩＪ′Ｌゲート１１５と、浮遊ケ−１゛１１
５に他の絶縁膜１１０１１４．を介して谷（１丁結合す
るゲート’＋ｉｊ極１（ＪＩＪとで手押発性のメモｌ）
）シンジスタＱが４１・を成され、ゲート１Ｅ極１０
９が１１１？報線ＤＬに接約゛、シ、Ｎ十型領域１０５
の導出ｒｔ電極線１１０が基準線ＧＮＤに接続し、Ｎ十
領域１０４Ｑまテコードトランジスタ及びメモリトラン
ジスタに共通の領域として用いられて直列回路を形成し
ている。基体１０１の裏面には基体電極１１６が設けら
れ基体端子ＳＵＢとなる。浮遊ゲートを有するＮチャン
ネル型のメモリトランジスタはゲート電極−絶縁被膜−
浮遊ゲート−絶絃被膜−半導体基体から成るＭＩ Ｉ
ＭＩ Ｚ Ｓ型のゲート渭乍造をｌ１ｔｉｉえている。
ソースＴ民位（Ｖｓ）、ドレイン電位（ＶＤ）、基体へ
ｌ上位（Ｖｓｕｂ）、ゲート電極の電位（Ｖｃ）に対し
て、ｖｓ＝ｖＤ二ＶＢ ｕｎ ” ＯＶとし、ＶＧに約
１秒の電圧印加を行ったのちにはメモリトランジスタの
グー） １’、’ｊ値（ＶＴ）を測定すると、Ｎチャン
ネル型メモリトランジスタではたとえば初期のｖＴが正
のＶＣに対して＋５０Ｖを臨界値＋Ｖ’ｃとして装置荷
を蓄積し、−４！ＯＶを臨界値−■。として負１（〜荷
を放出する間接トンネル注入型の電荷蓄積作用を示す。
ｌ上位（Ｖｓｕｂ）、ゲート電極の電位（Ｖｃ）に対し
て、ｖｓ＝ｖＤ二ＶＢ ｕｎ ” ＯＶとし、ＶＧに約
１秒の電圧印加を行ったのちにはメモリトランジスタの
グー） １’、’ｊ値（ＶＴ）を測定すると、Ｎチャン
ネル型メモリトランジスタではたとえば初期のｖＴが正
のＶＣに対して＋５０Ｖを臨界値＋Ｖ’ｃとして装置荷
を蓄積し、−４！ＯＶを臨界値−■。として負１（〜荷
を放出する間接トンネル注入型の電荷蓄積作用を示す。
この実施例では、Ｉｌにシリコン窒化膜又はアルミナ膜
を有する絶縁膜を用いた。メモリセルは所定の行列線を
選択して浮遊ゲート直下の低耐圧のダイオードを降伏す
ると、注入型の臨界埴土Ｖｅ ｒ−Ｖｃに到達しないグ
ーｌ−電圧Ｖａでもゲート閾値を転移する。この特性は
ダイオードの逆方向におけるアノくランシエ降伏で発性
する電子および正孔がゲート１［１，界に応じて浮遊ゲ
ート方向に引かれるために起る−（Φのアバランシェ注
入動作である。この特性を制用することはメモリトラン
ジスタのゲート電極の１Ｌ位を制御するのみで選択され
たアドレスのメモリセルに情報“１″又はＯ″を選択書
込することができ、他のアドレスではデコードトランジ
スタが作用しないためダイオードの降伏が起らず、単に
メモ１月・ランジスタのゲート電極に臨界値以下の１１
も圧が印加されるのみであるため情報かく乱を受けない
。
を有する絶縁膜を用いた。メモリセルは所定の行列線を
選択して浮遊ゲート直下の低耐圧のダイオードを降伏す
ると、注入型の臨界埴土Ｖｅ ｒ−Ｖｃに到達しないグ
ーｌ−電圧Ｖａでもゲート閾値を転移する。この特性は
ダイオードの逆方向におけるアノくランシエ降伏で発性
する電子および正孔がゲート１［１，界に応じて浮遊ゲ
ート方向に引かれるために起る−（Φのアバランシェ注
入動作である。この特性を制用することはメモリトラン
ジスタのゲート電極の１Ｌ位を制御するのみで選択され
たアドレスのメモリセルに情報“１″又はＯ″を選択書
込することができ、他のアドレスではデコードトランジ
スタが作用しないためダイオードの降伏が起らず、単に
メモ１月・ランジスタのゲート電極に臨界値以下の１１
も圧が印加されるのみであるため情報かく乱を受けない
。
２１）２図は上述の実施例への】ソ（択）１）込・読出
動作のための１１′Ｌ圧波形を示す。アドレスの選択は
当該アドレスへの行列線に駆動電圧ＶＤ、ＶＷを与え、
情報線のＩ’ｄｆ、位Ｖ Ｄ Ｔ、を制御して情報″１
”又は”０′。
動作のための１１′Ｌ圧波形を示す。アドレスの選択は
当該アドレスへの行列線に駆動電圧ＶＤ、ＶＷを与え、
情報線のＩ’ｄｆ、位Ｖ Ｄ Ｔ、を制御して情報″１
”又は”０′。
を選択書込し、且つメモリセルを通して列線からυＩＬ
れ込む′市原を出力Ｉｏｕｔとして受けるものである。
れ込む′市原を出力Ｉｏｕｔとして受けるものである。
即ち、基体をＯＶの′１ｈ位に保ち、時刻ｔ１〜ｔ２で
選択されたアドレスに約３０ｖの駆ｊｌｉｌｒ Ｔｆ＋
、圧ＶＤ。
選択されたアドレスに約３０ｖの駆ｊｌｉｌｒ Ｔｆ＋
、圧ＶＤ。
Ｖｗを与え情報線の電位ＶＤＬを約３０Ｖとし、基準線
ＧＮＤを回路接続から遮断もしくは−＋−１０Ｖ程度基
体に刻して上昇するとメモ１月・ランジスタが不樽通と
なり選ばれたアドレスのメモリトランジスタのＮ十型領
域の一部に形成された低＋ｔ＋ｉｌ圧のダイオードが約
＋１５Ｖでアノくランシエ降伏する。
ＧＮＤを回路接続から遮断もしくは−＋−１０Ｖ程度基
体に刻して上昇するとメモ１月・ランジスタが不樽通と
なり選ばれたアドレスのメモリトランジスタのＮ十型領
域の一部に形成された低＋ｔ＋ｉｌ圧のダイオードが約
＋１５Ｖでアノくランシエ降伏する。
この降伏点には情報線の’ｒｉｎ位でメモリトラン・ジ
スタのゲート１Ｅ極から魚眼ｎＨ３を誘引する′眼界が
Ｌ５えられて居り、このため降伏点から；；ｉ子が浮）
１９グ・−１・に向って注入源れる。この時間には選択
されない他のアドレスのメモリトランジスタでは、デコ
ードトランジスタが不導辿である力・もしくはうむ、Ｃ
１状態であってもメモリトランジスタのＮ−１−型領域
の１ｈ１位がＯＶであるため選択されないアドレスのダ
イオードの降伏現象が起らず、メモリトランジスタのゲ
ート閾値を転移するだめの浮遊ゲートへの電荷の送受は
行なわれない。この郊択１１込により浮遊ゲートに９’
＞４荷が蓄積しメモ１月・ランジスりのグー１値は約８
ｖ程度正方向に転移する。
スタのゲート１Ｅ極から魚眼ｎＨ３を誘引する′眼界が
Ｌ５えられて居り、このため降伏点から；；ｉ子が浮）
１９グ・−１・に向って注入源れる。この時間には選択
されない他のアドレスのメモリトランジスタでは、デコ
ードトランジスタが不導辿である力・もしくはうむ、Ｃ
１状態であってもメモリトランジスタのＮ−１−型領域
の１ｈ１位がＯＶであるため選択されないアドレスのダ
イオードの降伏現象が起らず、メモリトランジスタのゲ
ート閾値を転移するだめの浮遊ゲートへの電荷の送受は
行なわれない。この郊択１１込により浮遊ゲートに９’
＞４荷が蓄積しメモ１月・ランジスりのグー１値は約８
ｖ程度正方向に転移する。
グー１伴り値の増大による情報書込を１１１ｒ報Ｉ＋
０１１と定″・′？″すると、この情報” （１”は時
刻ｔ８〜ｔ４の時間中の＋５ Ｖの）！（り動′「１【
圧Ｖ１＋ 、Ｖｗを同一アドレスへの行列９？」（にｊ
−ｊえ、同時に情？ｌ’＋ ｆｆＪＪ！に＋５ ’Ｖ
〕’ｉ！、位ＶＤＬ ｔ−（ｊえることにより当該アド
レスからの０”出力電でｌｉｉ’、はメモリトランジス
クのゲート閂イ直が市Ｃみ出し信＋７としての′［に、
位ＶＤＬより高いため開電流である。
０１１と定″・′？″すると、この情報” （１”は時
刻ｔ８〜ｔ４の時間中の＋５ Ｖの）！（り動′「１【
圧Ｖ１＋ 、Ｖｗを同一アドレスへの行列９？」（にｊ
−ｊえ、同時に情？ｌ’＋ ｆｆＪＪ！に＋５ ’Ｖ
〕’ｉ！、位ＶＤＬ ｔ−（ｊえることにより当該アド
レスからの０”出力電でｌｉｉ’、はメモリトランジス
クのゲート閂イ直が市Ｃみ出し信＋７としての′［に、
位ＶＤＬより高いため開電流である。
又、Ｉｔ；ｊ ％ｌｌ ｔ ”ｓ〜ｔもの時間に選択さ
ｈブこアドレスへの？−Ｊ列イ°Ｊ！に情報パ０゛７１
１込と同様に約＋８０Ｖの駆動ｉ１．ｉ 圧Ｖ Ｄ 、
ＶＷをＩフエ、同ｎａｐ Ｋ情報線）電位ＶＤＬを０
＝ −２１）Ｖにすると、このアドレスのメモリトジ
ンジスタの！４遊ゲートに正１＋’ｉｉ、荷蓄積力煽ゐ
起され、ゲート１・”Ｊ仙が一トドｔして１１鴇ｌｊ“
１′′のｙ（’＋４沢、１Ｆ込が成さＪｌ−小１．この
情報力″の、ｊ１込ζ、Ｊ戯ＪＵ’＜さｉしたアドレス
ｒリメ（−リトノンジスクの（、ｔｋ； １＃Ｊ圧ダー
ｆオードがアバランシェ１・・Ｃ・伏Ｌ７、フート屯Ｏ
＜の電位が低いためγ′ＹＪｌｌニーゲートに向って止
孔が引かｉ ｔ 、７） Ｉ（、、界が作用する人−め
にｉＩＪ＋２９、当該アドレスのメモリトランジスタに
１１゛１・ｊｌ・どＯ“′が、Ｉ）き込まれているとき
には急速に情報＋１１１１に変更される。又、ゲート電
極の電位によシ情報”１”のゲート閾値の負方向への転
移が制御され、イ＾報線の１１１□位をＯＶとして情報
゛１″書込の信弓とするとメモリトランジスタのゲート
閾値は一１〜＋ＩＶとな９、−２０Ｖとすると−１〜−
５Ｖ程度とな９情報″１″′のレベルを制御することが
てきる。
ｈブこアドレスへの？−Ｊ列イ°Ｊ！に情報パ０゛７１
１込と同様に約＋８０Ｖの駆動ｉ１．ｉ 圧Ｖ Ｄ 、
ＶＷをＩフエ、同ｎａｐ Ｋ情報線）電位ＶＤＬを０
＝ −２１）Ｖにすると、このアドレスのメモリトジ
ンジスタの！４遊ゲートに正１＋’ｉｉ、荷蓄積力煽ゐ
起され、ゲート１・”Ｊ仙が一トドｔして１１鴇ｌｊ“
１′′のｙ（’＋４沢、１Ｆ込が成さＪｌ−小１．この
情報力″の、ｊ１込ζ、Ｊ戯ＪＵ’＜さｉしたアドレス
ｒリメ（−リトノンジスクの（、ｔｋ； １＃Ｊ圧ダー
ｆオードがアバランシェ１・・Ｃ・伏Ｌ７、フート屯Ｏ
＜の電位が低いためγ′ＹＪｌｌニーゲートに向って止
孔が引かｉ ｔ 、７） Ｉ（、、界が作用する人−め
にｉＩＪ＋２９、当該アドレスのメモリトランジスタに
１１゛１・ｊｌ・どＯ“′が、Ｉ）き込まれているとき
には急速に情報＋１１１１に変更される。又、ゲート電
極の電位によシ情報”１”のゲート閾値の負方向への転
移が制御され、イ＾報線の１１１□位をＯＶとして情報
゛１″書込の信弓とするとメモリトランジスタのゲート
閾値は一１〜＋ＩＶとな９、−２０Ｖとすると−１〜−
５Ｖ程度とな９情報″１″′のレベルを制御することが
てきる。
時刻ｔ７〜ｔ８で時刻ｔ８−ｔ＋と同様に再び選択読出
動作を行い、選択アドレスに＋５■の駆動電圧ＶＤ ｒ
Ｖ−ｗ ｆ ４ エル（！：、ＦｊＪＩＩＨ’Ｃ′ｌ
Ｉ′ｌＮｉ１？！ ヲ＋５ Ｖ ＴＭＢＫ動すると情報
″１′°の書き込まれたメモリトランジスタはゲート閾
値が５ｖ以下であるため導通状態となって、当該アドレ
スへの行線から基準線に流れる″１″出力市、流を得る
ことができる。メモリトランジスクの浮遊ケート直下の
Ｎ十型領域に形成はれる低面１圧のダイオードはドレイ
ン：Ｉ５よびソースの一方の少くとも一部に設けられ、
ツーコードトランジスタのドレイン接合耐圧より低い逆
耐圧特性を有する。このためダイオードの形成は前述の
実施例の如く高濃度やＰ型領域をＮ斗型領域に接／Ｑ′
ｉＮし＋星）るｉｌ、か、浮遊ゲートと部体との間の絶
、縁膜ＩＩ’；；をテコードトジンジスタの絶縁ゲート
膜に比１−で薄く１〜てもｌ仔ましいＩ（与件がイ４）
られる。
動作を行い、選択アドレスに＋５■の駆動電圧ＶＤ ｒ
Ｖ−ｗ ｆ ４ エル（！：、ＦｊＪＩＩＨ’Ｃ′ｌ
Ｉ′ｌＮｉ１？！ ヲ＋５ Ｖ ＴＭＢＫ動すると情報
″１′°の書き込まれたメモリトランジスタはゲート閾
値が５ｖ以下であるため導通状態となって、当該アドレ
スへの行線から基準線に流れる″１″出力市、流を得る
ことができる。メモリトランジスクの浮遊ケート直下の
Ｎ十型領域に形成はれる低面１圧のダイオードはドレイ
ン：Ｉ５よびソースの一方の少くとも一部に設けられ、
ツーコードトランジスタのドレイン接合耐圧より低い逆
耐圧特性を有する。このためダイオードの形成は前述の
実施例の如く高濃度やＰ型領域をＮ斗型領域に接／Ｑ′
ｉＮし＋星）るｉｌ、か、浮遊ゲートと部体との間の絶
、縁膜ＩＩ’；；をテコードトジンジスタの絶縁ゲート
膜に比１−で薄く１〜てもｌ仔ましいＩ（与件がイ４）
られる。
史に、Ｒｉ ’＋’ｌＡ″：＋、ｕ ノＨ’ｌｌ＋込の
ため（Ｄ情報線（Ｄ Ｔ［位は必らすしも負山−月二を
必裁とすることなくメモリトランジスクの情！ｌ） ｌ
ｌ０ｌ”を情報ＩＩ １．１＋に選択書替え司ｆＩｔ４
である。（’＋’ｉ報ＩＴ、Ｑ 書込によるメモリトラ
ンジスタのゲート閾飴がディプレッション領域、情報”
ｏｗ＋１（）込によるグー）１＆Ｊ値がエンハンスメン
ト領戦となるように情報線の電位およびダイオード耐圧
が設定さｔするときには請出ｉ助作での積別）線の電位
はノ；； ｉ（” ＩＪ！と同市、イ＼ンとすることが
できる。
ため（Ｄ情報線（Ｄ Ｔ［位は必らすしも負山−月二を
必裁とすることなくメモリトランジスクの情！ｌ） ｌ
ｌ０ｌ”を情報ＩＩ １．１＋に選択書替え司ｆＩｔ４
である。（’＋’ｉ報ＩＴ、Ｑ 書込によるメモリトラ
ンジスタのゲート閾飴がディプレッション領域、情報”
ｏｗ＋１（）込によるグー）１＆Ｊ値がエンハンスメン
ト領戦となるように情報線の電位およびダイオード耐圧
が設定さｔするときには請出ｉ助作での積別）線の電位
はノ；； ｉ（” ＩＪ！と同市、イ＼ンとすることが
できる。
第１図（イ）およびＣＢ）はこの発明の一実施例の回路
図およびメモリ士ルの断面図、第２図はこの発明の一実
Ａｆｌｉ例の！１ｔυ作を示す′ＩＩシ圧波形図であシ
、ＱＤｔ：ｊ、フコートトランジスタ、ＱＭはメモリト
ランジスタ、Ｄ Ｉ＋ Ｉ） ２は行線、Ｗｌ、 Ｗ２
は列線、ＤＬ、妹は１１賞ＨＡ＋ ＧＮＤは基準筒Ｓ
Ｕ Ｂは基体ルを極、１０１はＰ型シリコンＪ（＋結晶
基体、 １０８，１０４，１０５はＮ−１−２１型領域
、１１１および１１４は絶コ緑被ト、１１．５は浮遊ゲ
ートて必る。 第１ 図 （Ａ） 第 ７ ｆ３ （Ｂ） 約 ２ 目
図およびメモリ士ルの断面図、第２図はこの発明の一実
Ａｆｌｉ例の！１ｔυ作を示す′ＩＩシ圧波形図であシ
、ＱＤｔ：ｊ、フコートトランジスタ、ＱＭはメモリト
ランジスタ、Ｄ Ｉ＋ Ｉ） ２は行線、Ｗｌ、 Ｗ２
は列線、ＤＬ、妹は１１賞ＨＡ＋ ＧＮＤは基準筒Ｓ
Ｕ Ｂは基体ルを極、１０１はＰ型シリコンＪ（＋結晶
基体、 １０８，１０４，１０５はＮ−１−２１型領域
、１１１および１１４は絶コ緑被ト、１１．５は浮遊ゲ
ートて必る。 第１ 図 （Ａ） 第 ７ ｆ３ （Ｂ） 約 ２ 目
Claims (1)
- 行列線が交叉するマ）・リクス交点に各々デコードトラ
ンジスタとゲート［・ｑ値が転移するメモリトランジス
タとの直列回路を配置し、前記テコードトシンジスタの
ソースもしくはドレイン領域の前記メモＩＪ ）ランジ
スクに接続をれない側が行方向に共：’Ｉｆ１４７ｆ；
’： ＃、ｊｅ ８れ、かつゲートが列方向に共通接わ
１゜憾れ′てお、す、前６己メモリトランジスタのドレ
インもＬ ＜ ｉ＋、ソース領ｊ１・（の前記デコード
トランジスタに」卯１・・１．さ）１ない１１１１ Ｖ
、ｌ、全て共通に接続されかつ、グー）４：ｌ、全て共
；１ｌｌＪＪ琴糺され情報筋ｊとして３厚出さ力５てお
り、Ｎｉｌ記行列達り１をノ゛べ択して所定のアドレス
におけるメモリトランジスタの浮遊ケ−１・に１しＬ子
および市孔のうちの一方を前Ｒ１２情（ｉ４わ！の１１
１、位を割病１することによって谷４０し、該所定のア
ドレスにおける該メモリトランジスタの情報を変更する
場合は、前記行列線を選択して前記浮遊ゲートに１ｉＬ
子および正孔のうちの他方を、選択されないアドレスに
おけるメモリトランジスタには影響を及はさない程度の
′ｌａ位を前記情報線に印加することによって、尋人し
て行うことを特徴とする半導体メモリ装置の１小動力法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59123401A JPS6035396A (ja) | 1984-06-15 | 1984-06-15 | 半導体メモリ装置の駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59123401A JPS6035396A (ja) | 1984-06-15 | 1984-06-15 | 半導体メモリ装置の駆動方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49113417A Division JPS6025909B2 (ja) | 1974-10-02 | 1974-10-02 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6035396A true JPS6035396A (ja) | 1985-02-23 |
| JPS6155199B2 JPS6155199B2 (ja) | 1986-11-26 |
Family
ID=14859640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59123401A Granted JPS6035396A (ja) | 1984-06-15 | 1984-06-15 | 半導体メモリ装置の駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6035396A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62270687A (ja) * | 1986-03-18 | 1987-11-25 | エクソン ケミカル パテンツ インコ−ポレ−テツド | 液体燃料組成物 |
| JPS63108096A (ja) * | 1986-07-29 | 1988-05-12 | エクソン ケミカル パテンツ インコ−ポレ−テツド | 液体燃料組成物 |
| JPH01103699A (ja) * | 1987-07-28 | 1989-04-20 | Sumitomo Chem Co Ltd | 燃料油組成物 |
| JPH01103698A (ja) * | 1987-07-28 | 1989-04-20 | Sumitomo Chem Co Ltd | 燃料油組成物 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4844586A (ja) * | 1971-10-13 | 1973-06-26 |
-
1984
- 1984-06-15 JP JP59123401A patent/JPS6035396A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4844586A (ja) * | 1971-10-13 | 1973-06-26 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62270687A (ja) * | 1986-03-18 | 1987-11-25 | エクソン ケミカル パテンツ インコ−ポレ−テツド | 液体燃料組成物 |
| JPS63108096A (ja) * | 1986-07-29 | 1988-05-12 | エクソン ケミカル パテンツ インコ−ポレ−テツド | 液体燃料組成物 |
| JPH01103699A (ja) * | 1987-07-28 | 1989-04-20 | Sumitomo Chem Co Ltd | 燃料油組成物 |
| JPH01103698A (ja) * | 1987-07-28 | 1989-04-20 | Sumitomo Chem Co Ltd | 燃料油組成物 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6155199B2 (ja) | 1986-11-26 |
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