JPS6155199B2 - - Google Patents
Info
- Publication number
- JPS6155199B2 JPS6155199B2 JP59123401A JP12340184A JPS6155199B2 JP S6155199 B2 JPS6155199 B2 JP S6155199B2 JP 59123401 A JP59123401 A JP 59123401A JP 12340184 A JP12340184 A JP 12340184A JP S6155199 B2 JPS6155199 B2 JP S6155199B2
- Authority
- JP
- Japan
- Prior art keywords
- information
- memory
- transistor
- line
- memory transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
この発明は半導体メモリ装置の駆動方法にかか
り、とくに不揮発性のランダム・アクセス・メモ
リを実現する絶縁ゲート型電界効果半導体装置の
駆動方法に関する。
り、とくに不揮発性のランダム・アクセス・メモ
リを実現する絶縁ゲート型電界効果半導体装置の
駆動方法に関する。
半導体集積回路構造の記憶装置（ICメモリ）
は常に高密度・大集積・高速・低消費電力を発展
の思想として有する。又、メモリ作用は被選択ア
ドレスに情報“１”、“０”を導入できるランダ
ム・アクセス・メモリ（RAM）が汎用性の点で
理想とされる。従来、RAM型ICメモリは、フリ
ツプ・フロツプ、ダイナミツクMOSトランジス
タ（３素子型）、Ｃ負荷型1MOSトランジスタ
（１Tr型）をメモリセルとして用いて実用化され
てきた。
は常に高密度・大集積・高速・低消費電力を発展
の思想として有する。又、メモリ作用は被選択ア
ドレスに情報“１”、“０”を導入できるランダ
ム・アクセス・メモリ（RAM）が汎用性の点で
理想とされる。従来、RAM型ICメモリは、フリ
ツプ・フロツプ、ダイナミツクMOSトランジス
タ（３素子型）、Ｃ負荷型1MOSトランジスタ
（１Tr型）をメモリセルとして用いて実用化され
てきた。
しかし乍らこれらのICメモリは回路構造が複
雑であるのみならず、情報の保持に電力消費が必
要であるため高密度・大集積化に本質的な制限を
受ける。これを解決する可能性のあるメモリセル
として絶縁ゲート膜中の捕獲中心又は浮遊ゲート
に電荷を注入蓄積し、蓄積電荷の不揮発性を利用
する不揮発性メモリが期待されている。既知のこ
の程の不揮発性メモリは、情報保持に電力消費を
不要とするものではあるが、情報“０”又は情報
“１”の書込時にアドレスの選択方法を変更する
必要があるためRAMとしての有用性はなく、専
ら選択書込を行う情報を“１”もしくは“０”の
一方とし、他方は全ビツト一勢に行うプログラマ
ブル・リード・オンリ・メモリ（PROM）として
発展せられている。
雑であるのみならず、情報の保持に電力消費が必
要であるため高密度・大集積化に本質的な制限を
受ける。これを解決する可能性のあるメモリセル
として絶縁ゲート膜中の捕獲中心又は浮遊ゲート
に電荷を注入蓄積し、蓄積電荷の不揮発性を利用
する不揮発性メモリが期待されている。既知のこ
の程の不揮発性メモリは、情報保持に電力消費を
不要とするものではあるが、情報“０”又は情報
“１”の書込時にアドレスの選択方法を変更する
必要があるためRAMとしての有用性はなく、専
ら選択書込を行う情報を“１”もしくは“０”の
一方とし、他方は全ビツト一勢に行うプログラマ
ブル・リード・オンリ・メモリ（PROM）として
発展せられている。
このように従来技術によれば、ICメモリの理
想的機能として要望される不揮性RAMは技術的
未解決の範囲にあつた。
想的機能として要望される不揮性RAMは技術的
未解決の範囲にあつた。
この発明の目的は高密度・大集積・低消費電
力・の不揮発性RAMを実現する半導体メモリ装
置の好ましい駆動方法を提供することである。
力・の不揮発性RAMを実現する半導体メモリ装
置の好ましい駆動方法を提供することである。
本発明の特徴は、行列線が交叉するマトリクス
交点に各々デコードトランジスタとゲート閾値が
転移するメモリトランジスタとの直列回路を配置
し、前記デコードトランジスタのソースもしくは
ドレイン領域の前記メモリトランジスタに接続さ
れない側が行方向に共通接続され、かつゲートが
列方向に共通接続されており、前記メモリトラン
ジスタのドレインもしくはソース領域の前記デコ
ードトランジスタに接続されない側は全て共通に
接続されかつ、ゲートは全て共通接続され情報線
として導出されており、前記行列線を選択して所
定のアドレスにおけるメモリトランジスタの浮遊
ゲートに電子および正孔のうちの一方を前記情報
線の電位を制御することによつて蓄積し、該所定
のアドレスにおける該メモリトランジスタの情報
を変更する場合は、前記行列線を選択して前記浮
遊ゲートに電子および正孔のうちの他方を、選択
されないアドレスにおけるメモリトランジスタに
は影響を及ぼさない程度の電位を前記情報線に印
加することによつて、導入して行う半導体メモリ
装置の駆動方法にある。このように、この発明の
半導体装置はメモリセルが２個のトランジスタの
みで構成され、情報信号線を制御することにより
選択されたアドレスに情報“０”および情報
“１”を選択書込でき、且つメモリトランジスタ
が不揮発性メモリであるため、メモリ部の周辺回
路構成およびメモリセル自体の回路構成がきわめ
て簡易で高密度・大集積化の容易なRAMを実現
し、情報保持期間の消費電力を零にまで低減する
ことができ、かつ高い電圧を使用することなく所
定のメモリセルの選択的は電気的書替え・消去が
可能となる。
交点に各々デコードトランジスタとゲート閾値が
転移するメモリトランジスタとの直列回路を配置
し、前記デコードトランジスタのソースもしくは
ドレイン領域の前記メモリトランジスタに接続さ
れない側が行方向に共通接続され、かつゲートが
列方向に共通接続されており、前記メモリトラン
ジスタのドレインもしくはソース領域の前記デコ
ードトランジスタに接続されない側は全て共通に
接続されかつ、ゲートは全て共通接続され情報線
として導出されており、前記行列線を選択して所
定のアドレスにおけるメモリトランジスタの浮遊
ゲートに電子および正孔のうちの一方を前記情報
線の電位を制御することによつて蓄積し、該所定
のアドレスにおける該メモリトランジスタの情報
を変更する場合は、前記行列線を選択して前記浮
遊ゲートに電子および正孔のうちの他方を、選択
されないアドレスにおけるメモリトランジスタに
は影響を及ぼさない程度の電位を前記情報線に印
加することによつて、導入して行う半導体メモリ
装置の駆動方法にある。このように、この発明の
半導体装置はメモリセルが２個のトランジスタの
みで構成され、情報信号線を制御することにより
選択されたアドレスに情報“０”および情報
“１”を選択書込でき、且つメモリトランジスタ
が不揮発性メモリであるため、メモリ部の周辺回
路構成およびメモリセル自体の回路構成がきわめ
て簡易で高密度・大集積化の容易なRAMを実現
し、情報保持期間の消費電力を零にまで低減する
ことができ、かつ高い電圧を使用することなく所
定のメモリセルの選択的は電気的書替え・消去が
可能となる。
次にこの発明をよりよく理解するために、この
発明の実施例につき図を用いて説明する。
発明の実施例につき図を用いて説明する。
第１図ＡおよびＢはこの発明の一実施例の回路
図およびメモリセルの断面図を示す。この実施例
は行線D1，D2と列線W1，W2とが形成する行列マ
トリクス各交点にメモリセルとしてデコードトラ
ンジスタＱDとメモリトランジスタＱMとから成る
直列回路をそれぞれ導入してある。この直列回路
はデコードトランジスタＱDのゲート電極を所定
の列線Ｗ1k、ドレインおよびソースの一方を所定
の行線D1に他方をメモリトランジスタＱMのドレ
インおよびソースの一方に接続し、メモリトラン
ジスタＱMのドレインおよびソースの他方を基準
線GNDに接続しゲート電極を各アドレスのメモ
リトランジスタと共に共通の情報線DLに接続す
るものである。又、全トランジスタの基体電極
SUBは共通であり、基準線GNDとの間に所定の
バイアスが印加される。
図およびメモリセルの断面図を示す。この実施例
は行線D1，D2と列線W1，W2とが形成する行列マ
トリクス各交点にメモリセルとしてデコードトラ
ンジスタＱDとメモリトランジスタＱMとから成る
直列回路をそれぞれ導入してある。この直列回路
はデコードトランジスタＱDのゲート電極を所定
の列線Ｗ1k、ドレインおよびソースの一方を所定
の行線D1に他方をメモリトランジスタＱMのドレ
インおよびソースの一方に接続し、メモリトラン
ジスタＱMのドレインおよびソースの他方を基準
線GNDに接続しゲート電極を各アドレスのメモ
リトランジスタと共に共通の情報線DLに接続す
るものである。又、全トランジスタの基体電極
SUBは共通であり、基準線GNDとの間に所定の
バイアスが印加される。
メモリセルの好ましい集積回路構造は、第１図
Ｂに示す如く１００を主面とする比抵抗10Ω−cm
のＰ型シリコン単結晶基体１０１の一表面の不活
性部に表面濃度８×1015〜５×1016cm-3のＰ型領
域１０２を有し、この領域に囲まれる活性部に表
面濃度1020〜1021cm-3の燐拡散を施してＮ＋型領
域１０３，１０４，１０５を設け、表面絶縁保護
膜１０６の上面に伸び出すアルミニウムの電極配
線１０７，１０８，１０９，１１０を有する。基
本１０１の活性部表面に被着する約500Åの二酸
化硅素の絶縁被膜１１１と、ドレイン及びソース
のＮ＋型領域１０３，１０４および電極配線１０
８に導電接続する多結晶シリコンのゲート電極１
１２は絶縁ゲート型デコードトランジスタＱDを
構成し、Ｎ＋領域１０３からの導出電極配線１０
７が行線D1に接続し、電極配線１０８は列線W1
に接続する。又、絶縁被膜１１１と、ドレイン及
びソースとなるＮ＋型領域１０４，１０５と、Ｎ
＋型領域１０４の一部に接して低耐圧のPNダイ
オードを形成する表面濃度５×1016〜1018cm-3の
Ｐ＋型領域１１３と、絶縁被膜１１１の上面に被
着する約1000Åのシリコン窒化物又はアルミナを
主成分とする他の絶縁被膜１１４と、これらの絶
縁被膜の境界に埋め込まれた浮遊ゲート１１５
と、浮遊ゲート１１５に他の絶縁被膜１１４を介
して容量結合するゲート電極１０９とで不揮発性
のメモリトランジスタＱが構成され、ゲート電極
１０９が情報線DLに接続し、Ｎ＋型領域１０５
の導出電極配線１１０が基準線GNDに接続し、
Ｎ＋領域１０４はデコードトランジスタ及びメモ
リトランジスタに共通の領域として用いられて直
列回路を形成している。基体１０１の裏面には基
体電極１１６が設けられ基体端子SUBとなる。
浮遊ゲートを有するＮチヤンネル型のメモリトラ
ンジスタはゲート電極−絶縁被膜−浮遊ゲート−
絶縁被膜−半導体基体から成るMI1MI2S型のゲー
ト構造を備えている。本実施例ではかかるメモリ
トランジスタは浮遊ゲート１１５の下にP+型領
域１１３を有しているが、本発明はこのP+型領
域１１３を有するものに限定されるものではな
く、まずこのP+型領域１１３を有しないものに
ついて説明する。ソース電位ＶS、ドレイン電位
ＶD、基体電位Ｖsub、ゲート電極の電位ＶGに対
して、ＶS＝ＶD＝VsuB＝OVとし、ＶGに約１秒
の電圧印加を行つたのちにメモリトランジスタの
ゲート閾値ＶTを測定すると、Ｎチヤンネル型メ
モリトランジスタではたとえば初期のＶTが正の
ＶGに対して＋50Vを臨界値＋ＶCとして負電荷を
蓄積し、−40Vを臨界値−ＶCとして負電荷を放出
する間接トンネル注入型の電荷蓄積作用を示す。
一方、第１図Ｂに示した実施例では、I1にシリコ
ン窒化膜又はアルミナ膜を有する絶縁膜を用い、
その下にP+領域１１３からなる低耐圧のダイオ
ードを形成した。このように、P+型領域１１３
の低耐圧ダイオードがある場合には、メモリセル
は所定の行列線を選択して浮遊ゲート直下の低耐
圧のダイオードを降伏すると、注入型の臨界値＋
ＶC，−ＶCに到達しないゲート電圧ＶGでもゲート
閾値を転移する。この特性はダイオードの逆方向
におけるアバランシエ降伏で発性する電子および
正孔がゲート電界に応じて浮遊ゲート方向に引か
れるために起る一種のアバランシエ注入動作であ
る。この特性を利用することはメモリトランジス
タのゲート電極の電位を制御するのみで選択され
たアドレスのメモリセルに情報“１”又は“０”
を選択書込することができ、他のアドレスではデ
コードトランジスタが作用しないためダイオード
の降伏が起らず、単にメモリトランジスタのゲー
ト電極に臨界値以下の電圧が印加されるのみであ
るため情報かく乱を受けない。
Ｂに示す如く１００を主面とする比抵抗10Ω−cm
のＰ型シリコン単結晶基体１０１の一表面の不活
性部に表面濃度８×1015〜５×1016cm-3のＰ型領
域１０２を有し、この領域に囲まれる活性部に表
面濃度1020〜1021cm-3の燐拡散を施してＮ＋型領
域１０３，１０４，１０５を設け、表面絶縁保護
膜１０６の上面に伸び出すアルミニウムの電極配
線１０７，１０８，１０９，１１０を有する。基
本１０１の活性部表面に被着する約500Åの二酸
化硅素の絶縁被膜１１１と、ドレイン及びソース
のＮ＋型領域１０３，１０４および電極配線１０
８に導電接続する多結晶シリコンのゲート電極１
１２は絶縁ゲート型デコードトランジスタＱDを
構成し、Ｎ＋領域１０３からの導出電極配線１０
７が行線D1に接続し、電極配線１０８は列線W1
に接続する。又、絶縁被膜１１１と、ドレイン及
びソースとなるＮ＋型領域１０４，１０５と、Ｎ
＋型領域１０４の一部に接して低耐圧のPNダイ
オードを形成する表面濃度５×1016〜1018cm-3の
Ｐ＋型領域１１３と、絶縁被膜１１１の上面に被
着する約1000Åのシリコン窒化物又はアルミナを
主成分とする他の絶縁被膜１１４と、これらの絶
縁被膜の境界に埋め込まれた浮遊ゲート１１５
と、浮遊ゲート１１５に他の絶縁被膜１１４を介
して容量結合するゲート電極１０９とで不揮発性
のメモリトランジスタＱが構成され、ゲート電極
１０９が情報線DLに接続し、Ｎ＋型領域１０５
の導出電極配線１１０が基準線GNDに接続し、
Ｎ＋領域１０４はデコードトランジスタ及びメモ
リトランジスタに共通の領域として用いられて直
列回路を形成している。基体１０１の裏面には基
体電極１１６が設けられ基体端子SUBとなる。
浮遊ゲートを有するＮチヤンネル型のメモリトラ
ンジスタはゲート電極−絶縁被膜−浮遊ゲート−
絶縁被膜−半導体基体から成るMI1MI2S型のゲー
ト構造を備えている。本実施例ではかかるメモリ
トランジスタは浮遊ゲート１１５の下にP+型領
域１１３を有しているが、本発明はこのP+型領
域１１３を有するものに限定されるものではな
く、まずこのP+型領域１１３を有しないものに
ついて説明する。ソース電位ＶS、ドレイン電位
ＶD、基体電位Ｖsub、ゲート電極の電位ＶGに対
して、ＶS＝ＶD＝VsuB＝OVとし、ＶGに約１秒
の電圧印加を行つたのちにメモリトランジスタの
ゲート閾値ＶTを測定すると、Ｎチヤンネル型メ
モリトランジスタではたとえば初期のＶTが正の
ＶGに対して＋50Vを臨界値＋ＶCとして負電荷を
蓄積し、−40Vを臨界値−ＶCとして負電荷を放出
する間接トンネル注入型の電荷蓄積作用を示す。
一方、第１図Ｂに示した実施例では、I1にシリコ
ン窒化膜又はアルミナ膜を有する絶縁膜を用い、
その下にP+領域１１３からなる低耐圧のダイオ
ードを形成した。このように、P+型領域１１３
の低耐圧ダイオードがある場合には、メモリセル
は所定の行列線を選択して浮遊ゲート直下の低耐
圧のダイオードを降伏すると、注入型の臨界値＋
ＶC，−ＶCに到達しないゲート電圧ＶGでもゲート
閾値を転移する。この特性はダイオードの逆方向
におけるアバランシエ降伏で発性する電子および
正孔がゲート電界に応じて浮遊ゲート方向に引か
れるために起る一種のアバランシエ注入動作であ
る。この特性を利用することはメモリトランジス
タのゲート電極の電位を制御するのみで選択され
たアドレスのメモリセルに情報“１”又は“０”
を選択書込することができ、他のアドレスではデ
コードトランジスタが作用しないためダイオード
の降伏が起らず、単にメモリトランジスタのゲー
ト電極に臨界値以下の電圧が印加されるのみであ
るため情報かく乱を受けない。
第２図は上述の実施例への選択書込・読出動作
のための電圧波形を示す。アドレスの選択は当該
アドレスへの行列線に駆動電圧ＶD，ＶWを与え、
情報線の電位ＶDLを制御して情報“１”又は
“０”を選択書込し、且つメモリセルを通して列
線から流れ込む電流を出力Ioutとして受けるもの
である。即ち、基体をOVの電位に保ち、時刻t1
〜t2で選択されたアドレスに約30Vの駆動電圧Ｖ
D，ＶWを与え情報線の電位ＶDLを約30Vとし、基
準線GNDを回路接続から遮断もしくは＋10V程度
基体に対して上昇するとメモリトランジスタが不
導通となり選ばれたアドレスのメモリトランジス
タのＮ＋型領域の一部に形成された低耐圧のダイ
オードが約＋15Vでアバランシエ降伏する。この
降伏点には情報線の電位でメモリトランジスタの
ゲート電極から負電荷を誘引する電界が与えられ
て居り、このため降伏点から電子が浮遊ゲートに
向つて注入される。この時間には選択されない他
のアドレスのメモリトランジスタでは、デコード
トランジスタが不導通であるかもしくは導通状態
であつてもメモリトランジスタのＮ＋型領域の電
位がOVであるため選択されないアドレスのダイ
オードの降伏現象が起らず、メモリトランジスタ
のゲート閾値を転移するための浮遊ゲートへの電
荷の送受は行なわれない。この選択書込により浮
遊ゲートに負電荷が蓄積しメモリトランジスタの
ゲート閾値は約8V程度正方向に転移する。ゲー
ト閾値の増大による情報書込を情報“０”と定義
すると、この情報“０”は時刻t3〜t4の時間巾の
＋5Vの駆動電圧ＶD，ＶWを同一アドレスへの行
列線に与え、同時に情報線に＋5Vの電位ＶDLを
与えることにより当該アドレスからの“０”出力
電流はメモリトランジスタのゲート閾値が読み出
し信号としての電位ＶDLより高いため零電流であ
る。
のための電圧波形を示す。アドレスの選択は当該
アドレスへの行列線に駆動電圧ＶD，ＶWを与え、
情報線の電位ＶDLを制御して情報“１”又は
“０”を選択書込し、且つメモリセルを通して列
線から流れ込む電流を出力Ioutとして受けるもの
である。即ち、基体をOVの電位に保ち、時刻t1
〜t2で選択されたアドレスに約30Vの駆動電圧Ｖ
D，ＶWを与え情報線の電位ＶDLを約30Vとし、基
準線GNDを回路接続から遮断もしくは＋10V程度
基体に対して上昇するとメモリトランジスタが不
導通となり選ばれたアドレスのメモリトランジス
タのＮ＋型領域の一部に形成された低耐圧のダイ
オードが約＋15Vでアバランシエ降伏する。この
降伏点には情報線の電位でメモリトランジスタの
ゲート電極から負電荷を誘引する電界が与えられ
て居り、このため降伏点から電子が浮遊ゲートに
向つて注入される。この時間には選択されない他
のアドレスのメモリトランジスタでは、デコード
トランジスタが不導通であるかもしくは導通状態
であつてもメモリトランジスタのＮ＋型領域の電
位がOVであるため選択されないアドレスのダイ
オードの降伏現象が起らず、メモリトランジスタ
のゲート閾値を転移するための浮遊ゲートへの電
荷の送受は行なわれない。この選択書込により浮
遊ゲートに負電荷が蓄積しメモリトランジスタの
ゲート閾値は約8V程度正方向に転移する。ゲー
ト閾値の増大による情報書込を情報“０”と定義
すると、この情報“０”は時刻t3〜t4の時間巾の
＋5Vの駆動電圧ＶD，ＶWを同一アドレスへの行
列線に与え、同時に情報線に＋5Vの電位ＶDLを
与えることにより当該アドレスからの“０”出力
電流はメモリトランジスタのゲート閾値が読み出
し信号としての電位ＶDLより高いため零電流であ
る。
又、時刻t5〜t6の時間に選択されたアドレスへ
の行列線に情報“０”書込と同様に約＋30Vの駆
動電圧ＶD，ＶWを与え、同時に情報線の電位ＶDL
を０〜−20Vにすると、このアドレスのメモリト
ランジスタの浮遊ゲートに正電荷蓄積が誘起さ
れ、ゲート閾値が下降して情報“１”の選択書込
が成される。この情報“１”の書込は選択された
アドレスのメモリトランジスタの低耐圧ダイオー
ドがアバランシエ降伏し、ゲート電極の電位が低
いため浮遊ゲートに向つて正孔が引かれる電界が
作用するために起り、当該アドレスのメモリトラ
ンジスタに情報“０”が書き込まれているときに
は急速に情報“１”に変更される。又、ゲート電
極の電位により情報“１”のゲート閾値の負方向
への転移が制御され、情報線の電位をOVとして
情報“１”書込の信号とするとメモリトランジス
タのゲート閾値は−１〜＋1Vとなり、−20Vとす
ると−１〜−5V程度となり情報“１”のレベル
を制御することができる。
の行列線に情報“０”書込と同様に約＋30Vの駆
動電圧ＶD，ＶWを与え、同時に情報線の電位ＶDL
を０〜−20Vにすると、このアドレスのメモリト
ランジスタの浮遊ゲートに正電荷蓄積が誘起さ
れ、ゲート閾値が下降して情報“１”の選択書込
が成される。この情報“１”の書込は選択された
アドレスのメモリトランジスタの低耐圧ダイオー
ドがアバランシエ降伏し、ゲート電極の電位が低
いため浮遊ゲートに向つて正孔が引かれる電界が
作用するために起り、当該アドレスのメモリトラ
ンジスタに情報“０”が書き込まれているときに
は急速に情報“１”に変更される。又、ゲート電
極の電位により情報“１”のゲート閾値の負方向
への転移が制御され、情報線の電位をOVとして
情報“１”書込の信号とするとメモリトランジス
タのゲート閾値は−１〜＋1Vとなり、−20Vとす
ると−１〜−5V程度となり情報“１”のレベル
を制御することができる。
時刻t7〜t8で時刻t3〜t4と同様に再び選択読出動
作を行い、選択アドレスに＋5Vの駆動電圧ＶD，
ＶWを与えると、同時に情報線を＋5Vで駆動する
と情報“１”の書き込まれたメモリトランジスタ
はゲート閾値が5V以下であるため導通状態とな
つて、当該アドレスへの行線から基準線に流れる
“１”出力電流を得ることができる。メモリトラ
ンジスタの浮遊ゲート直下のＮ＋型領域に形成さ
れる低耐圧のダイオードはドレインおよびソース
の一方の少くとも一部に設けられ、デコードトラ
ンジスタのドレイン接合耐圧より低い逆耐圧特性
を有する。このためダイオードの形成は前述の実
施例の如く高濃度のＰ型領域をＮ＋型領域に接触
せしめるほか、浮遊ゲートと基体との間の絶縁被
膜をデコードトランジスタの絶縁ゲート膜に比し
て薄くしても好ましい特性が得られる。
作を行い、選択アドレスに＋5Vの駆動電圧ＶD，
ＶWを与えると、同時に情報線を＋5Vで駆動する
と情報“１”の書き込まれたメモリトランジスタ
はゲート閾値が5V以下であるため導通状態とな
つて、当該アドレスへの行線から基準線に流れる
“１”出力電流を得ることができる。メモリトラ
ンジスタの浮遊ゲート直下のＮ＋型領域に形成さ
れる低耐圧のダイオードはドレインおよびソース
の一方の少くとも一部に設けられ、デコードトラ
ンジスタのドレイン接合耐圧より低い逆耐圧特性
を有する。このためダイオードの形成は前述の実
施例の如く高濃度のＰ型領域をＮ＋型領域に接触
せしめるほか、浮遊ゲートと基体との間の絶縁被
膜をデコードトランジスタの絶縁ゲート膜に比し
て薄くしても好ましい特性が得られる。
更に、情報“１”の書込のための情報線の電位
は必らずしも負電圧を必要とすることなくメモリ
トランジスタの情報“０”を情報“１”に選択書
替え可能である。情報“１”書込によるメモリト
ランジスタのゲート閾値がデイプレツシヨン領
域、情報“０”書込によるゲート閾値がエンハン
スメント領域となるように情報線の電位およびダ
イオード耐圧が設定されるときには読出動作での
情報線の電位は基準線と同電位とすることができ
る。
は必らずしも負電圧を必要とすることなくメモリ
トランジスタの情報“０”を情報“１”に選択書
替え可能である。情報“１”書込によるメモリト
ランジスタのゲート閾値がデイプレツシヨン領
域、情報“０”書込によるゲート閾値がエンハン
スメント領域となるように情報線の電位およびダ
イオード耐圧が設定されるときには読出動作での
情報線の電位は基準線と同電位とすることができ
る。
第１図ＡおよびＢはこの発明の一実施例の回路
図およびメモリセルの断面図、第２図はこの発明
の一実施例の動作を示す電圧波形図であり、ＱD
はデコードトランジスタ、ＱMはメモリトランジ
スタ、D1，D2は行線、W1，W2は列線、DLは情
報線、GNDは基準線、SUBは基体電極、１０１
はＰ型シリコン単結晶基体、１０３，１０４，１
０５はＮ＋型領域、１１１および１１４は絶縁被
膜、１１５は浮遊ゲートである。
図およびメモリセルの断面図、第２図はこの発明
の一実施例の動作を示す電圧波形図であり、ＱD
はデコードトランジスタ、ＱMはメモリトランジ
スタ、D1，D2は行線、W1，W2は列線、DLは情
報線、GNDは基準線、SUBは基体電極、１０１
はＰ型シリコン単結晶基体、１０３，１０４，１
０５はＮ＋型領域、１１１および１１４は絶縁被
膜、１１５は浮遊ゲートである。
Claims (1)
- １ 行列線が交叉するマトリクス交点に各々デコ
ードトランジスタとゲート閾値が転移するメモリ
トランジスタとの直列回路を配置し、前記デコー
ドトランジスタのソースもしくはドレイン領域の
前記メモリトランジスタに接続されない側が行方
向に共通接続され、かつゲートが列方向に共通接
続されており、前記メモリトランジスタのドレイ
ンもしくはソース領域の前記デコードトランジス
タに接続されない側は全て共通に接続されかつ、
ゲートは全て共通接続され情報線として導出され
ており、前記行列線を選択して所定のアドレスに
おけるメモリトランジスタの浮遊ゲートに電子お
よび正孔のうちの一方を前記情報線の電位を制御
することによつて蓄積し、該所定のアドレスにお
ける該メモリトランジスタの情報を変更する場合
は、前記行列線を選択して前記浮遊ゲートに電子
および正孔のうちの他方を、選択されないアドレ
スにおけるメモリトランジスタには影響を及ぼさ
ない程度の電位を前記情報線に印加することによ
つて、導入して行うことを特徴とする半導体メモ
リ装置の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59123401A JPS6035396A (ja) | 1984-06-15 | 1984-06-15 | 半導体メモリ装置の駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59123401A JPS6035396A (ja) | 1984-06-15 | 1984-06-15 | 半導体メモリ装置の駆動方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49113417A Division JPS6025909B2 (ja) | 1974-10-02 | 1974-10-02 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6035396A JPS6035396A (ja) | 1985-02-23 |
| JPS6155199B2 true JPS6155199B2 (ja) | 1986-11-26 |
Family
ID=14859640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59123401A Granted JPS6035396A (ja) | 1984-06-15 | 1984-06-15 | 半導体メモリ装置の駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6035396A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8618397D0 (en) * | 1986-07-29 | 1986-09-03 | Exxon Chemical Patents Inc | Liquid fuel compositions |
| GB8609293D0 (en) * | 1986-03-18 | 1986-05-21 | Exxon Chemical Patents Inc | Liquid fuel compositions |
| JPH01103698A (ja) * | 1987-07-28 | 1989-04-20 | Sumitomo Chem Co Ltd | 燃料油組成物 |
| JPH01103699A (ja) * | 1987-07-28 | 1989-04-20 | Sumitomo Chem Co Ltd | 燃料油組成物 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4844586A (ja) * | 1971-10-13 | 1973-06-26 |
-
1984
- 1984-06-15 JP JP59123401A patent/JPS6035396A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6035396A (ja) | 1985-02-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2710521B2 (ja) | 反転層を含む半導体メモリ・セルおよびメモリ・アレイ | |
| US7577027B2 (en) | Multi-state memory cell with asymmetric charge trapping | |
| US5350938A (en) | Nonvolatile semiconductor memory circuit with high speed read-out | |
| US6240016B1 (en) | Method to reduce read gate disturb for flash EEPROM application | |
| EP0616334B1 (en) | Non-volatile semiconductor memory device having floating gate | |
| JP2633252B2 (ja) | 半導体記憶装置 | |
| JPH09162314A (ja) | 不揮発性半導体記憶装置および記憶方法 | |
| JPS599440Y2 (ja) | 半導体メモリ素子 | |
| JPH09213094A (ja) | 半導体記憶装置および半導体記憶装置の情報読出方法 | |
| JPS63188896A (ja) | 不揮発性半導体メモリ | |
| US6510085B1 (en) | Method of channel hot electron programming for short channel NOR flash arrays | |
| TW420806B (en) | Non-volatile semiconductor memory device | |
| JPS6155199B2 (ja) | ||
| US5408429A (en) | Method of altering a non-volatile semiconductor memory device | |
| JPH0640589B2 (ja) | 不揮発性半導体記憶装置 | |
| US6507521B2 (en) | Semiconductor memory system | |
| JPS6343902B2 (ja) | ||
| JPS6025909B2 (ja) | 半導体装置 | |
| JP3094905B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH02114674A (ja) | 半導体不揮発性メモリの動作方法 | |
| JPS6035758B2 (ja) | 不揮発性半導体メモリ | |
| JPS5911682A (ja) | 半導体不揮発性記憶装置 | |
| JP3615348B2 (ja) | 不揮発性半導体メモリ装置 | |
| JPH06268181A (ja) | 不揮発性半導体記憶装置の書き込み方法 | |
| JPS609673B2 (ja) | 半導体記憶装置 |