JPS6035564A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6035564A JPS6035564A JP58143871A JP14387183A JPS6035564A JP S6035564 A JPS6035564 A JP S6035564A JP 58143871 A JP58143871 A JP 58143871A JP 14387183 A JP14387183 A JP 14387183A JP S6035564 A JPS6035564 A JP S6035564A
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- drain region
- semiconductor
- integrated circuit
- semiconductor region
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
- H10D84/0167—Manufacturing their channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、半導体集積回路装置に適用して有効な技術に
関するもので、特に、異なる導電型の絶縁ゲート型電界
効果トランジスタ（以下、ＭＩＳＦＥＴという）からな
る相補型のへ４１８ＦＥＴ（以下、０Ｍｌ５という）を
備えた半導体集積回路装置に適用して有効な技術に関す
るものである。
関するもので、特に、異なる導電型の絶縁ゲート型電界
効果トランジスタ（以下、ＭＩＳＦＥＴという）からな
る相補型のへ４１８ＦＥＴ（以下、０Ｍｌ５という）を
備えた半導体集積回路装置に適用して有効な技術に関す
るものである。
第１図に示すような、ソース領域Ｓ′ｈ″−電源端子ｖ
ｏｃニ電気的に接続されたｐチャンネルＭＩ ５ＦＥＴ
Ｑ、 と、ソース領域Ｓが接地電位Ｖ８８に電気的に接
続されたｎチャンネルＭＩＳＦＥＴＱｙ とによって構
成されるＯＭＩ ＳＫよるインバータ回路は、一般的に
良く知られている（集積回路応用ハンドブック、朝倉書
店、１９８１年版、Ｐ、７４）。
ｏｃニ電気的に接続されたｐチャンネルＭＩ ５ＦＥＴ
Ｑ、 と、ソース領域Ｓが接地電位Ｖ８８に電気的に接
続されたｎチャンネルＭＩＳＦＥＴＱｙ とによって構
成されるＯＭＩ ＳＫよるインバータ回路は、一般的に
良く知られている（集積回路応用ハンドブック、朝倉書
店、１９８１年版、Ｐ、７４）。
このインバータ回路の具体的なレイアウトは、第２図に
示すように、構成することが考えられる。
示すように、構成することが考えられる。
ｐチャンネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ＋は、信号
入力端子φ、Ｎに電気的に接続された第１層目の導電層
、例えば多結晶シリコンによっ壬形成されたゲート電極
１と、その両側部の半導体基板２主面部に選択的に設け
られたソース領域Ｓおよびドレイン領域りとして使用さ
れるｐ＋型の半導体領域３とによって構成はれる。ｎチ
ャンネルＭＩＳＦＥＴＱｙは、前記ｐチャンネルＭＩＳ
ＦＥＴＱ、 と一体的に形成されたゲートを他１と、そ
の両９１１１部の半導体基板２主面部、または、ｐ型つ
ェル領域９主面部に選択的に設けられたソース領域Ｓお
よびドレイン領域りとして使用されるｎ“型の半導体領
域４とＫよって構成される。ｐチャンネルＭＩＳＦＥＴ
Ｑ、のソース領域Ｓには、を諒端子■ｃｃかもの電圧が
、ゲート電極１とほぼ直交して設けられた第２層目の導
電層、例えばアルミニウムによって形成された第１配線
５および接続孔０．を介して印加される。印〃０された
電圧は、ｐチャンネルＭＩＳＦＥＴＱ、Ｙ介し、そのド
レイン領域りから、接続孔Ｃ７および第１配線５と同一
工程によって形成された第２配線６を介して、信号出力
端子φ。□、に出力される。ｎチャンネルＭＩＳＦＥＴ
Ｑ、のドレイン領域ＤＶｃは、第２配線６に印刀口され
た前記出力による電圧が、接続孔０．を介して印加され
る。印加された電圧は、ｎチャンネルＭＩＳＦＥＴＱ、
を介し、そのソース領域Ｓから、接続孔０４および第１
配線５と同一工程によりて形成されかつそ扛とほぼ平行
に設けられた第３配緋７を介し壬、接地電位Ｖ８ｓと同
一レベルになる。
入力端子φ、Ｎに電気的に接続された第１層目の導電層
、例えば多結晶シリコンによっ壬形成されたゲート電極
１と、その両側部の半導体基板２主面部に選択的に設け
られたソース領域Ｓおよびドレイン領域りとして使用さ
れるｐ＋型の半導体領域３とによって構成はれる。ｎチ
ャンネルＭＩＳＦＥＴＱｙは、前記ｐチャンネルＭＩＳ
ＦＥＴＱ、 と一体的に形成されたゲートを他１と、そ
の両９１１１部の半導体基板２主面部、または、ｐ型つ
ェル領域９主面部に選択的に設けられたソース領域Ｓお
よびドレイン領域りとして使用されるｎ“型の半導体領
域４とＫよって構成される。ｐチャンネルＭＩＳＦＥＴ
Ｑ、のソース領域Ｓには、を諒端子■ｃｃかもの電圧が
、ゲート電極１とほぼ直交して設けられた第２層目の導
電層、例えばアルミニウムによって形成された第１配線
５および接続孔０．を介して印加される。印〃０された
電圧は、ｐチャンネルＭＩＳＦＥＴＱ、Ｙ介し、そのド
レイン領域りから、接続孔Ｃ７および第１配線５と同一
工程によって形成された第２配線６を介して、信号出力
端子φ。□、に出力される。ｎチャンネルＭＩＳＦＥＴ
Ｑ、のドレイン領域ＤＶｃは、第２配線６に印刀口され
た前記出力による電圧が、接続孔０．を介して印加され
る。印加された電圧は、ｎチャンネルＭＩＳＦＥＴＱ、
を介し、そのソース領域Ｓから、接続孔０４および第１
配線５と同一工程によりて形成されかつそ扛とほぼ平行
に設けられた第３配緋７を介し壬、接地電位Ｖ８ｓと同
一レベルになる。
このような、具体的なレイアウトによれば、以下に述べ
るような利点がある。第１の利点は、半導体集積回路装
置の主なる半導体素子間の電気的な接続が、アルミニウ
ムの１層配線によりＣなすことができるために、製造プ
ロセスにおける製造工程数が少なく、かつ、歩留りが良
く、従って、安価な半導体集積回路装置を提供すること
かできる。特に、大量生産で安価であることが要求され
る、記憶機能′？：備えた半導体集積回路装置の周辺回
路を構成するレイアウトとし℃用いることにより、前記
第１の利点は顕著になる。第２の利点は、電源端子Ｖｃ
ｃに接続された第１配線５と、接地′電位Ｖ８８に接続
はれた第３配線７とを、互いに離隔し、はぼ平行に延在
させること尾よって、配線密度を低減することがなく、
かつ、複数のインバータ回路を効率良く配置することが
でき、従り℃、レイアウト上有利な半導体集積回路装置
を提供することができる。特に、入出力段において、イ
ンバータ回路のサイズが内部よりも大きなインバータ回
路は、複数配置した場合におけるその占有面積の縮小を
するために、有利である。
るような利点がある。第１の利点は、半導体集積回路装
置の主なる半導体素子間の電気的な接続が、アルミニウ
ムの１層配線によりＣなすことができるために、製造プ
ロセスにおける製造工程数が少なく、かつ、歩留りが良
く、従って、安価な半導体集積回路装置を提供すること
かできる。特に、大量生産で安価であることが要求され
る、記憶機能′？：備えた半導体集積回路装置の周辺回
路を構成するレイアウトとし℃用いることにより、前記
第１の利点は顕著になる。第２の利点は、電源端子Ｖｃ
ｃに接続された第１配線５と、接地′電位Ｖ８８に接続
はれた第３配線７とを、互いに離隔し、はぼ平行に延在
させること尾よって、配線密度を低減することがなく、
かつ、複数のインバータ回路を効率良く配置することが
でき、従り℃、レイアウト上有利な半導体集積回路装置
を提供することができる。特に、入出力段において、イ
ンバータ回路のサイズが内部よりも大きなインバータ回
路は、複数配置した場合におけるその占有面積の縮小を
するために、有利である。
しかしながら、本発明者の実験ならび忙その検討の結果
、かかる技術において、インバータ回路における動作時
間を向上し、半導体＃％槓回路装置の高速化を図ろうと
すると、以下に述べる問題点が抽出はれた。すなわち、
第１配線５と第３配線７とが、それぞれのＭ Ｉ Ｓ
Ｉ” Ｅ Ｔ Ｑ＋ −Ｑｔのソース領域Ｓおよびドレ
イン領域りを父差し、それぞれのドレイン領域りと第２
配線６との接続孔０、、Ｏ，の位置が、はぼ限定され℃
しまりということである。この問題点は、インバータ回
路において、その動作時間の遅延夏は、ドレイン領域り
における抵抗値が大きな鷹因であり、ドレイン領域りの
列方向の拡散層抵抗値（約５（ｌ［Ω／口］）を無視す
ることができない。
、かかる技術において、インバータ回路における動作時
間を向上し、半導体＃％槓回路装置の高速化を図ろうと
すると、以下に述べる問題点が抽出はれた。すなわち、
第１配線５と第３配線７とが、それぞれのＭ Ｉ Ｓ
Ｉ” Ｅ Ｔ Ｑ＋ −Ｑｔのソース領域Ｓおよびドレ
イン領域りを父差し、それぞれのドレイン領域りと第２
配線６との接続孔０、、Ｏ，の位置が、はぼ限定され℃
しまりということである。この問題点は、インバータ回
路において、その動作時間の遅延夏は、ドレイン領域り
における抵抗値が大きな鷹因であり、ドレイン領域りの
列方向の拡散層抵抗値（約５（ｌ［Ω／口］）を無視す
ることができない。
本発明の目的は、０Ｍｌ５によっ℃構成されフ、。
回路素子の動作時間を向上することが可能な半導体集積
回路装置を提供することにある。
回路装置を提供することにある。
本発明の前記ならひにその他の目的と新規な特徴は、本
明細書の記述および糸付図面によって、明らかになるで
あろう。
明細書の記述および糸付図面によって、明らかになるで
あろう。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、０Ｍｌ５によって構成されたインバータ回路
のそれぞれのドレイン領域において、通常の製造プロセ
スの製造工程数を増力口することがなく、ドレイン領域
の拡散層抵抗値を低減またはドレイン領域の拡散層抵抗
に影響されないようなレイアウトを用いることによって
、インバータ回路の動作時間を向上し、０Ｍｌ５を備え
た半導体集積回路装置の高速化を図ることである。
のそれぞれのドレイン領域において、通常の製造プロセ
スの製造工程数を増力口することがなく、ドレイン領域
の拡散層抵抗値を低減またはドレイン領域の拡散層抵抗
に影響されないようなレイアウトを用いることによって
、インバータ回路の動作時間を向上し、０Ｍｌ５を備え
た半導体集積回路装置の高速化を図ることである。
以下、本発明の構成につい℃、一実施例とともに詳細に
説明する。
説明する。
本実施例は、０Ｍｌ５によって構成されるインバータ回
路に本発明を適用した場合について説明をする。
路に本発明を適用した場合について説明をする。
まず、本実施例−の具体的な構造につい℃、説明する。
第３図は、本発明の一実施例の構造を説明するための０
Ｍｌ５を備えた半導体集積回路装置の要部平面図であり
、第４図は、第３図のＩＶ−ＩＶ切断線における断面図
である。第３図は、その図面を見易くするために、各導
電層間に設けられるべき絶縁膜は図示しない。
Ｍｌ５を備えた半導体集積回路装置の要部平面図であり
、第４図は、第３図のＩＶ−ＩＶ切断線における断面図
である。第３図は、その図面を見易くするために、各導
電層間に設けられるべき絶縁膜は図示しない。
なお、これ以後の全図において、同一機能な有するもの
は同一符号を付け、そのくり返しの説明は省略する。
は同一符号を付け、そのくり返しの説明は省略する。
第３図および第４図において、８はシリコン単結晶から
なるｎ−型の半導体基板であり、半導体集積回路装置を
構成するためのものである。９は半導体基板８の選択さ
れた主面部に設けられたｐ−型のウェル領域であり、特
に、０Ｍｌ５を構成するためのものである。１０は半導
体素子間の半導体基板８主面部またはウェル領域９主面
部に設けられたフィールド絶縁膜であり、それらを電気
的に分離するためのものである。１１はフィールド絶縁
膜１０以外で所定の半導体基板８生面上部またはウェル
領域９主面上部に設けられた絶縁膜であり、主とし℃、
ゲート絶縁膜を構成するためのものである。１２はｎチ
ャンネルＭＩＳＦＥＴＱ。
なるｎ−型の半導体基板であり、半導体集積回路装置を
構成するためのものである。９は半導体基板８の選択さ
れた主面部に設けられたｐ−型のウェル領域であり、特
に、０Ｍｌ５を構成するためのものである。１０は半導
体素子間の半導体基板８主面部またはウェル領域９主面
部に設けられたフィールド絶縁膜であり、それらを電気
的に分離するためのものである。１１はフィールド絶縁
膜１０以外で所定の半導体基板８生面上部またはウェル
領域９主面上部に設けられた絶縁膜であり、主とし℃、
ゲート絶縁膜を構成するためのものである。１２はｎチ
ャンネルＭＩＳＦＥＴＱ。
のドレイン領域りとなる半導体領域１６上部の絶縁膜１
１を製造プロセスにおいて可能な限り除去し工設けられ
た接続孔であり、当該ドレインＤとなる半導体領域１６
の拡散層抵抗値を低減するためのものである。この接続
孔１２は、通常の製造プロセスにおいて、ダイレクトコ
ンタクトを形成するための製造工程として組込まれてお
り、製造工程数を増加することなく設けることができる
。
１を製造プロセスにおいて可能な限り除去し工設けられ
た接続孔であり、当該ドレインＤとなる半導体領域１６
の拡散層抵抗値を低減するためのものである。この接続
孔１２は、通常の製造プロセスにおいて、ダイレクトコ
ンタクトを形成するための製造工程として組込まれてお
り、製造工程数を増加することなく設けることができる
。
１４は第１層目の導電層によって、ｐチャンネルＭＩＳ
ＦＥＴＱ、 とｎチー？７ネルＭＩＳＩ”ＥＴＱ。
ＦＥＴＱ、 とｎチー？７ネルＭＩＳＩ”ＥＴＱ。
の所定の絶縁膜１１上部を延在して設けられたゲート電
極１４であり、それぞれのＭＩＳＦＥＴＱ＋ ＝ Ｑ＊
を構成するためのものである。ゲート電極１４は、ｐチ
ャンネルＭＩＳＦＥＴＱ＋ においては、後述する配線
２０とほぼ平行な行方向に配置はれ、ｎチャンネルＭＩ
ＳＦ’Ｅ’ｌ’Ｑ、においては、後述する配線２２とほ
ぼ直交する゛ような列方向に配置嘔れている。１５は接
続孔１２部分の後述するドレイン領域り上部に製造プロ
セスにおける可能１．Ｃ限りの接触面を得るように設け
られた導体層であり、当該ドレイン領域りと１よる半導
体領域の拡散層抵抗値を低減するためのものである。
極１４であり、それぞれのＭＩＳＦＥＴＱ＋ ＝ Ｑ＊
を構成するためのものである。ゲート電極１４は、ｐチ
ャンネルＭＩＳＦＥＴＱ＋ においては、後述する配線
２０とほぼ平行な行方向に配置はれ、ｎチャンネルＭＩ
ＳＦ’Ｅ’ｌ’Ｑ、においては、後述する配線２２とほ
ぼ直交する゛ような列方向に配置嘔れている。１５は接
続孔１２部分の後述するドレイン領域り上部に製造プロ
セスにおける可能１．Ｃ限りの接触面を得るように設け
られた導体層であり、当該ドレイン領域りと１よる半導
体領域の拡散層抵抗値を低減するためのものである。
導体／１１５は、ゲート電極１４と同一材料で、かつ、
同一製造工程によっ℃設けられるようになっている。１
６は所定のウェル領域９王面部のゲート電極１４両側部
に設けられたｎ＋型の半導体領域であり、ソース領域Ｓ
およびドレイン領域りとなっｌ、ｎ ｆ ヤ７ネＡ／Ｍ
Ｉ ５ＦＥＴＱ２’を構成するためのものである。ドレ
イン領域りとなる半導体領域１６は、その上部に設けら
れた導゛覗体１５と、該導′は体１５から拡散はれる不
純物とによって、実質的な拡散層抵抗値が低減されるよ
うになっている。１７は所定の半導体基板８王面部のグ
ー１極１４両側部に設けられたｐ＋型の半導体領域であ
り、ソース領域Ｓおよびトレイン領域りとなって、ｐチ
ャンネルＭＩＳＦＥＴＱ、を構成するためのものである
。１８は第１層目の導電層と後述する第２層目の導電層
との間に投げらｉまた絶縁膜であり、それらを電気的に
分離するためのものである。１９は所定の絶縁膜１１．
１８を選択的に除去して設けられた接続孔であり、例え
ば所定の半導体領域と後述する配線とを電気的に接続す
るためのものである。２０，２１．２２は第２層目の導
電層によっ℃所定の絶縁膜１８上部を延在するように設
けられた配線であり、半導体素子間等を電気的に分離す
るためのものである。この配線２０，２１．２２は、そ
の抵抗値が極めて小さく、半導体集積回路装置の主力配
線となっている。第１配線２０は、電涼端子ｖｃｃに接
続されて行方向圧延在し℃おり、接続孔（０，）１９を
弁してｐチャンネルＭＩＳＦ”ＥＴＱ、のソース領域Ｓ
となる半導体領域１７に電気的に接続されている。第２
配線２１は、一端部がドレイン領域りとなる半導体領域
１６．１７と接続孔（Ｏｎ ＝ ０７）１９を介して電
気的に接続されており、他端部が出力信号端子φ。ｏＴ
Ｋ接続されている。第２配線２１とｐチャンネルＭＩＳ
ＦＥＴＱ＋のドレイン領域りとなる半導体領域１７とは
、可能な限りの複数の接続孔（０，）１９によりて電気
的に接続されるようになっており、当該半導体領域１７
の有する拡散層抵抗による影響度を低減するようになっ
ている。第３配＃Ｉ２２は、接地電位Ｖ８Ｂに接続され
て行方向に延在し工おり、接続孔（０８）１９を介して
電気的に接続されている。
同一製造工程によっ℃設けられるようになっている。１
６は所定のウェル領域９王面部のゲート電極１４両側部
に設けられたｎ＋型の半導体領域であり、ソース領域Ｓ
およびドレイン領域りとなっｌ、ｎ ｆ ヤ７ネＡ／Ｍ
Ｉ ５ＦＥＴＱ２’を構成するためのものである。ドレ
イン領域りとなる半導体領域１６は、その上部に設けら
れた導゛覗体１５と、該導′は体１５から拡散はれる不
純物とによって、実質的な拡散層抵抗値が低減されるよ
うになっている。１７は所定の半導体基板８王面部のグ
ー１極１４両側部に設けられたｐ＋型の半導体領域であ
り、ソース領域Ｓおよびトレイン領域りとなって、ｐチ
ャンネルＭＩＳＦＥＴＱ、を構成するためのものである
。１８は第１層目の導電層と後述する第２層目の導電層
との間に投げらｉまた絶縁膜であり、それらを電気的に
分離するためのものである。１９は所定の絶縁膜１１．
１８を選択的に除去して設けられた接続孔であり、例え
ば所定の半導体領域と後述する配線とを電気的に接続す
るためのものである。２０，２１．２２は第２層目の導
電層によっ℃所定の絶縁膜１８上部を延在するように設
けられた配線であり、半導体素子間等を電気的に分離す
るためのものである。この配線２０，２１．２２は、そ
の抵抗値が極めて小さく、半導体集積回路装置の主力配
線となっている。第１配線２０は、電涼端子ｖｃｃに接
続されて行方向圧延在し℃おり、接続孔（０，）１９を
弁してｐチャンネルＭＩＳＦ”ＥＴＱ、のソース領域Ｓ
となる半導体領域１７に電気的に接続されている。第２
配線２１は、一端部がドレイン領域りとなる半導体領域
１６．１７と接続孔（Ｏｎ ＝ ０７）１９を介して電
気的に接続されており、他端部が出力信号端子φ。ｏＴ
Ｋ接続されている。第２配線２１とｐチャンネルＭＩＳ
ＦＥＴＱ＋のドレイン領域りとなる半導体領域１７とは
、可能な限りの複数の接続孔（０，）１９によりて電気
的に接続されるようになっており、当該半導体領域１７
の有する拡散層抵抗による影響度を低減するようになっ
ている。第３配＃Ｉ２２は、接地電位Ｖ８Ｂに接続され
て行方向に延在し工おり、接続孔（０８）１９を介して
電気的に接続されている。
本実施例は、特に、半導体集積回路装置の人出力投にお
けるそのサイズの大きな０Ｍｌ５に適用すると、その効
果が顕著である。
けるそのサイズの大きな０Ｍｌ５に適用すると、その効
果が顕著である。
次に、本実施例の具体的な製造方法につい壬、説明する
。
。
第５図〜第８図は、本発明の一実施例の具体的な製造方
法を説明するための各製造工程における０Ｍｌ５を備え
た半導体集積回路装置の要部断面図である。
法を説明するための各製造工程における０Ｍｌ５を備え
た半導体集積回路装置の要部断面図である。
まず、シリコン単結晶からなるロー型の半導体基板８を
用意する。この半導体基板８主面部の選択をれた領域に
、０Ｍｌ５を構成するためのｐ−型のウェル領域９を形
成する。この後に、半導体素子間となる半導体基板８主
面部およびウェル領域９主面部に、第５図に示すように
、前記半導体素子間を電気的に分離するためのフィール
ド絶縁膜１０を選択的に形成する。このフィールド絶縁
膜ｌＯは、周知のＬ ０００ Ｓ （ＬＯＯａｌ ０ｘ
ｉｄａ−ｔｉｏｎ ５ｉｌｉｃｏｎ）技術によつ℃形成
すればよい。
用意する。この半導体基板８主面部の選択をれた領域に
、０Ｍｌ５を構成するためのｐ−型のウェル領域９を形
成する。この後に、半導体素子間となる半導体基板８主
面部およびウェル領域９主面部に、第５図に示すように
、前記半導体素子間を電気的に分離するためのフィール
ド絶縁膜１０を選択的に形成する。このフィールド絶縁
膜ｌＯは、周知のＬ ０００ Ｓ （ＬＯＯａｌ ０ｘ
ｉｄａ−ｔｉｏｎ ５ｉｌｉｃｏｎ）技術によつ℃形成
すればよい。
第５図に示す工程の後に、フィールド絶縁膜１０以外の
半導体基板８生面上部およびウェル領域９主面上部に、
王として、ゲート絶縁膜を形成するための絶縁膜１１を
形成する。これは、例えば、熱酸化技術によって、形成
すればよい。この後に、所定のウェル領域９王面上部、
具体的には、ｎチャンネルＭ、 Ｉ Ｓ Ｆ Ｅ Ｔを
構成する所定のドレイン領域上部の絶縁膜１１を選択的
に除去し、第６図に示すように、接続孔１２を形成する
。この接続孔１２の形成は１通常の製造プロセスにおい
て、多結晶シリコン配線のダイレクトコンタクトを形成
するための製造工程として用いられており、新規な製造
工程として付〃口することはない。
半導体基板８生面上部およびウェル領域９主面上部に、
王として、ゲート絶縁膜を形成するための絶縁膜１１を
形成する。これは、例えば、熱酸化技術によって、形成
すればよい。この後に、所定のウェル領域９王面上部、
具体的には、ｎチャンネルＭ、 Ｉ Ｓ Ｆ Ｅ Ｔを
構成する所定のドレイン領域上部の絶縁膜１１を選択的
に除去し、第６図に示すように、接続孔１２を形成する
。この接続孔１２の形成は１通常の製造プロセスにおい
て、多結晶シリコン配線のダイレクトコンタクトを形成
するための製造工程として用いられており、新規な製造
工程として付〃口することはない。
第６図に示す工程の後に、第１Ｎ目の導雷層である多結
晶シリコン膜を全面に形成する。この多結晶シリコン膜
に、導電性を得るためにリン処理を施す。これによって
、接続孔１２からウェル領域９の選択された主面部に、
前記リン処理の不純物が導入でれ、ｎ＋型の半導体領域
１３を形成する。この後に、前記多結晶シリコン膜にバ
ターニングを施し、第７図に示すように、ｐチャンネル
Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ 、、ｎチャンネルＭ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑ ｔを構成するゲート電極１４を
形成し、これと同時に、接続孔１２部分に、ｎチャンネ
ル〜ｌ Ｉ Ｓ Ｆ ＥＴＱｚのドレイン領域りにおけ
る抵抗を低減するための導電体１５を形成する。なお、
ｐチャンネルＭＩＳＦＥＴＱＩ におけるゲート電極１
４は、後の工程によって形成されるノース領域およびド
レイン領域のため尾導入する不純物によって、ｎ型の導
電型が反転されないようなリン処理を施すようになって
いる。
晶シリコン膜を全面に形成する。この多結晶シリコン膜
に、導電性を得るためにリン処理を施す。これによって
、接続孔１２からウェル領域９の選択された主面部に、
前記リン処理の不純物が導入でれ、ｎ＋型の半導体領域
１３を形成する。この後に、前記多結晶シリコン膜にバ
ターニングを施し、第７図に示すように、ｐチャンネル
Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ 、、ｎチャンネルＭ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑ ｔを構成するゲート電極１４を
形成し、これと同時に、接続孔１２部分に、ｎチャンネ
ル〜ｌ Ｉ Ｓ Ｆ ＥＴＱｚのドレイン領域りにおけ
る抵抗を低減するための導電体１５を形成する。なお、
ｐチャンネルＭＩＳＦＥＴＱＩ におけるゲート電極１
４は、後の工程によって形成されるノース領域およびド
レイン領域のため尾導入する不純物によって、ｎ型の導
電型が反転されないようなリン処理を施すようになって
いる。
第７図に示１一工程の後に、ゲート電極１４およびフィ
ールド絶縁膜１．０を耐不純物のためのマスクとして用
い、選択されたウェル領域９主面部にソース領域Ｓ：Ｉ
、−よびドレイン領域りを形成するためのｎ型の不純物
な導入し、選択さ才した半導体基板８主面部にソース領
域Ｓおよびドレイン領域りを形成するためのｐ型の不純
物を導入する。これらの不純物の導入は、イオン注入技
術によって、行なえばよい。この後に、熱処理によって
、第８図に示すように、ｎ型の不純物に引き伸し拡散を
施し、ｎ＋型の半導体領域１６を形成し、ｐ型の不純物
に引き伸し拡散を施し、ｐ＋型の半導体領域１７な形成
する。前記半導体領域１３は、ドレイン領域り形成のた
めの不純物の引き伸し拡散によって一体化され、半導体
領域１６となる。
ールド絶縁膜１．０を耐不純物のためのマスクとして用
い、選択されたウェル領域９主面部にソース領域Ｓ：Ｉ
、−よびドレイン領域りを形成するためのｎ型の不純物
な導入し、選択さ才した半導体基板８主面部にソース領
域Ｓおよびドレイン領域りを形成するためのｐ型の不純
物を導入する。これらの不純物の導入は、イオン注入技
術によって、行なえばよい。この後に、熱処理によって
、第８図に示すように、ｎ型の不純物に引き伸し拡散を
施し、ｎ＋型の半導体領域１６を形成し、ｐ型の不純物
に引き伸し拡散を施し、ｐ＋型の半導体領域１７な形成
する。前記半導体領域１３は、ドレイン領域り形成のた
めの不純物の引き伸し拡散によって一体化され、半導体
領域１６となる。
第８図に示す工程の後に、全面に例えばリンシリケート
ガラス（ＰＳＧ）からなる絶縁膜１８を形成する。この
後に、所定の半導体領域１６．１７上部の絶縁膜ｉ１．
ｉｓを選択的に除去し、配線との電気的な接続のための
接続孔１９を形成する。
ガラス（ＰＳＧ）からなる絶縁膜１８を形成する。この
後に、所定の半導体領域１６．１７上部の絶縁膜ｉ１．
ｉｓを選択的に除去し、配線との電気的な接続のための
接続孔１９を形成する。
この接続孔１９を介し℃、所定の半導体領域１６゜１７
と電気的に接続するように、第２層目の導電層からなる
配線２０，２１．２２を形成すると、前記第３図および
８ｇ４図に示すよう忙なる。
と電気的に接続するように、第２層目の導電層からなる
配線２０，２１．２２を形成すると、前記第３図および
８ｇ４図に示すよう忙なる。
これら一連の製造工程によって、本実施例の半導体集積
回路装置は完成する。なお、この後に、保護膜等の処理
を施してもよい。
回路装置は完成する。なお、この後に、保護膜等の処理
を施してもよい。
半導体素子間等を電気的に接続１−るため０１層の主力
配線からなる０Ｍｌ５を備えた半導体集積回路装置にお
いて、製造プロセスにおけるその製造工程数を増加１−
ることがなく、かつ、大幅なレイアウト変更をすること
がなく、一方のＭＩ ５ＦＥＴには導体層を設け、他方
のＭＩＳＦＥＴには複数の接続孔を設けることによって
、それぞれを構成する半導体領域における拡散層抵抗値
を低減することができる。従っ１．０Ｍｌ５によって構
成はれた回路素子の動作時間を向上し、半導体集積回路
装置の高速化を可能にすることができる。
配線からなる０Ｍｌ５を備えた半導体集積回路装置にお
いて、製造プロセスにおけるその製造工程数を増加１−
ることがなく、かつ、大幅なレイアウト変更をすること
がなく、一方のＭＩ ５ＦＥＴには導体層を設け、他方
のＭＩＳＦＥＴには複数の接続孔を設けることによって
、それぞれを構成する半導体領域における拡散層抵抗値
を低減することができる。従っ１．０Ｍｌ５によって構
成はれた回路素子の動作時間を向上し、半導体集積回路
装置の高速化を可能にすることができる。
以上、本発明者により℃な嘔れた発明を実施例にもとづ
き具体的に説明したが、本発明はト記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変更可能であることはいうまでもない。例えば、本実
施例は、インバータ回路を用い℃説明したが、ＮＡＮＤ
回路、 ＥＸＮＯＲ回路等種々の０Ｍｌ５によって構成
された半導体集積回路装置に適用することができる。ま
アこ、各不純物導入領域の導入する不純物の導電型を夫
々透導ｔｍのものとしてもよい。
き具体的に説明したが、本発明はト記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変更可能であることはいうまでもない。例えば、本実
施例は、インバータ回路を用い℃説明したが、ＮＡＮＤ
回路、 ＥＸＮＯＲ回路等種々の０Ｍｌ５によって構成
された半導体集積回路装置に適用することができる。ま
アこ、各不純物導入領域の導入する不純物の導電型を夫
々透導ｔｍのものとしてもよい。
第１図および第２図は、本発明の背景技術な説明するた
めの図、 第３図は、本発明の一実施例の構造を説明するための０
Ｍｌ５を備えた半導体集積回路装置の要部平面図、 第４因は、第３図のＩＶ−ＩＶ切断線における断面図、 第５図〜第８図は、本発明の一実施例の具体的な製造方
法を説明するための各製造工程におけるＯＭＩ Ｓを備
えた半導体集積回路装置の要部断面図である。 図中、８・・・半導体基板、９・・・ウェル領域、１０
・・・フィールド絶縁膜、１２．１９・・・接続孔、１
１゜１８・・・絶縁膜、１３，１６．１７・・・半導体
領域、１４・・・ゲート電極、１５・・・導電体、２０
〜２２・・・配線、Ｑ＋ −Ｑ−・・・ＭＩＳＦＥＴ、
Ｓ・・・ソース領域、Ｄ・・・ドレイン領域、ＣＩ〜０
τ゛゛接続孔である。 第 １ 図 Ｖｅｒ 第 ２ 図 第 ３ 図
めの図、 第３図は、本発明の一実施例の構造を説明するための０
Ｍｌ５を備えた半導体集積回路装置の要部平面図、 第４因は、第３図のＩＶ−ＩＶ切断線における断面図、 第５図〜第８図は、本発明の一実施例の具体的な製造方
法を説明するための各製造工程におけるＯＭＩ Ｓを備
えた半導体集積回路装置の要部断面図である。 図中、８・・・半導体基板、９・・・ウェル領域、１０
・・・フィールド絶縁膜、１２．１９・・・接続孔、１
１゜１８・・・絶縁膜、１３，１６．１７・・・半導体
領域、１４・・・ゲート電極、１５・・・導電体、２０
〜２２・・・配線、Ｑ＋ −Ｑ−・・・ＭＩＳＦＥＴ、
Ｓ・・・ソース領域、Ｄ・・・ドレイン領域、ＣＩ〜０
τ゛゛接続孔である。 第 １ 図 Ｖｅｒ 第 ２ 図 第 ３ 図
Claims (1)
- 【特許請求の範囲】 １、第１の導電層によって構成されたゲート電極と、ソ
ース領域およびドレイン領域として使用される第１導電
型の半導体領域とを有する第１絶縁ゲート型電界効果ト
ランジスタおよび第２導電型の半導体領域とを有する第
２絶縁ゲート型電界効果トランジスタを備えた半導体集
積回路装置において、前記第１絶縁ゲートｍ電界効果ト
ランジスタの一方の半導体領域と可能な限りの接触面を
有し電気的に接続して設けられた第２の導電層によって
構成された第１の配線と、前記第２絶縁ゲート型電界効
果トランジスタの一方の半導体領域上部に可能な限りの
接触面を有して設けられた第１の導電層によって構成さ
れた導電体と、第２絶縁ゲート型電界効果トランジスタ
の一方の半導体領域または前記導電体と電気的に接続さ
れて設けられた第２の導電層によって構成された第２の
配線とを備えたことを特徴とする半導体集積回路装置。 ２、前記第１配線と半導体領域との電気的な接続は、複
数の接続孔によって構成されることを特徴とする特許請
求の範囲第１項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58143871A JPS6035564A (ja) | 1983-08-08 | 1983-08-08 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58143871A JPS6035564A (ja) | 1983-08-08 | 1983-08-08 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6035564A true JPS6035564A (ja) | 1985-02-23 |
Family
ID=15348933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58143871A Pending JPS6035564A (ja) | 1983-08-08 | 1983-08-08 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6035564A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63137467A (ja) * | 1986-11-29 | 1988-06-09 | Sony Corp | 半導体集積回路装置 |
| WO2023056182A1 (en) * | 2021-09-29 | 2023-04-06 | Advanced Micro Devices, Inc. | Cross field effect transistor (xfet) architecture process |
| JP2023156311A (ja) * | 2009-07-03 | 2023-10-24 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US11862640B2 (en) | 2021-09-29 | 2024-01-02 | Advanced Micro Devices, Inc. | Cross field effect transistor (XFET) library architecture power routing |
-
1983
- 1983-08-08 JP JP58143871A patent/JPS6035564A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63137467A (ja) * | 1986-11-29 | 1988-06-09 | Sony Corp | 半導体集積回路装置 |
| JP2023156311A (ja) * | 2009-07-03 | 2023-10-24 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US12272698B2 (en) | 2009-07-03 | 2025-04-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising driver circuit |
| WO2023056182A1 (en) * | 2021-09-29 | 2023-04-06 | Advanced Micro Devices, Inc. | Cross field effect transistor (xfet) architecture process |
| US11862640B2 (en) | 2021-09-29 | 2024-01-02 | Advanced Micro Devices, Inc. | Cross field effect transistor (XFET) library architecture power routing |
| US12308370B2 (en) | 2021-09-29 | 2025-05-20 | Advanced Micro Devices, Inc. | Cross field effect transistors (XFETs) in integrated circuits |
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