JPS603651B2 - マイクロプログラムのイニシヤライズ方式 - Google Patents

Description

【発明の詳細な説明】 この発明は、リードオンリメモリアドレスレジスタを内
蔵する１チップ演算制御装置のィニシャライズを短時間
にて処理できるようにしたマイクロプログラムのィニシ
ャラィズ方式に関する。

１チップ演算制御装置内にリードオンリメモリ（以下、
ＲＯＭと云う）アドレスレジスタを内蔵した装置のィニ
シャラィズは従来、電源（十５Ｖ）をオンからオフにし
、しかる後にオンにしてィニシヤライズを行うようにし
ていた。

しかし、このような電源の電圧を切り換えてィニシャラ
ィズを行う方法では、ＲＯＭでのトラブルの発生を防ぐ
上から切襖時間を要し、ィニシャラィズを短時間で処理
できず、ひいてはシステム全体の処理時間の短縮を阻害
する要因になっていた。この発明は、上記従来の欠点を
除去するためになされたもので、短時間でイニシャラィ
ズが処理できるとともに、割込機能をもたないでマイク
ロコンピュータをイニシヤライズできるマイクロプログ
ラムのィニシャラィズ方式を提供することを目的とする
。

以下、この発明のマイクロプログラムのイニシャラィズ
方式の実施例について図面に基づき説明する。

添付図面はその−実施例の構成を示すブロック図である
。図中の１はＲＯＭアドレスレジスタを内蔵した演算制
御装置を示すものであり、ＲＯＭ２にアドレスの指定を
行って、プログラムの実行を行うものである。このＲＯ
Ｍ２にはマイクロプログラムが入っており、このマイク
ロプログラムの所定個所に特殊コードが入っている。Ｒ
ＯＭ２の出力データはマルチプレクサ３を通して演算制
御装置１に転送されるようになっているとともに、フリ
ップ・フロップ回路４（以下、ＦＦと略称する）のりセ
ット端子にクリア信号Ｃを送出するようになっている。
ＦＦ４のセット端子は図示しない中央処理装置（以下、
ＣＰＵと云う）からィニシャラィズ信号Ａが導入される
ようになっている。

このイニシャライズ信号ＡはＲＯＭ２のマイクロプログ
ラムが何らかのエラーなどの異常が生じたときに、ＣＰ
Ｕによりこの異常が検出され、ＣＰＵからィニシヤラィ
ズ信号ＡがＦＦ４のセット端子に送出されるものである
。このィニシヤライズ信号Ａがセット端子に導入される
と、ＦＦ４はセットされる。つまり、ィニシャラィズ信
号がＦＦ４で記憶されるようになっている。また、上記
クリア信号Ｃは特殊コードが指定されると、ＲＯＭ２か
ら直接出力されるものであり、このクリア信号Ｃが夏値
になれば、ＦＦ４がリセットされるようになっている。
ＦＦ４の出力信号Ｂ（ＦＦ４がイニシヤライズ信号Ａで
セットされたとき出力される）はマルチプレクサ３に送
出するようになっている。

このＦＦ４の出力信号Ｂによりマルチプレクサ３が切り
換えられるもので、マルチプレクサ３はイニシャラィズ
信号ＡでＦＦ４がセットされたとき、ノーオベレーショ
ソコードを演算制御装置１に転送しその後クリア信号Ｃ
が発生して、ＦＦ４がリセットされると、ＲＯＭ２から
このＲＯＭ２の出力データがマルチプレクサ３を介して
演算制御装鷹１に転送するようになっている。なお、５
は演算制御装置１に接続されている制御バスである。次
に、以上のように構成されたこの発明のマイクロプログ
ラムのィニシャラィズ方式の動作について説明する。

まず、電源（図示せず）が投入されると、最初はＲＯＭ
２のアドレスはＹ番地となり、ここよりマイクロプログ
ラムが実行され始め、順次演算制御装置１からＲＯＭ２
のアドレスの指定を行って、ＲＯＭ２の出力データがマ
ルチプレクサ３を介して演算制御装置１に転送され、演
算制御装置によりマイクロプログラムの実行を行う。こ
のような実行中において、マイクロプログラムが仮りに
何らかのエラーなどによる異常が発生して、ＲＯＭ２が
ロックしたとする。これにより、このシステムの全体を
管理しているＣＰＵがこの異常を検出し、ィニシャライ
ズ信号Ａを出し、ＦＦ４のセット端子に送出する。この
結果、ＦＦ４はィニシャラィズ信号Ａによりセットされ
、イニシヤライズ信号ＡはＦＦ４にて記憶される。

これにともない、ＦＦ４から出力信号Ｂが出力される。
この出力信号Ｂはマルチブレクサ３に送出され、マルチ
プレクサ３は切り操えられる。このとき、演算制御装置
１に入るデータは、演算制御装置１にとってはノーオベ
レーションコードとなる。したがって、演算制御装置１
はＲＯＭ２のアドレスの指定を行って、そのままＲＯＭ
２のアドレスはどんどん読み出されるが、マイクロプロ
グラムの実行、すなわち、ＲＯＭ２の出力データの演算
を行わない。このようにして、ＲＯＭ２のアドレスの読
出が進行し、マイクロプログラムの途中（所定個所）に
ある特殊コードが読み出されると、ＲＯＭ２からクリア
信号Ｃが出力され、ＦＦ４がリセットされる。

ＦＦ４がリセットされることにより、その出力信号Ｂは
消失し、今度はマルチプレクサ３はＲＯＭ２の出力デー
タそのものがマルチブレクサ３を通して演算制御装置１
に転送される。そのときの命令がＹ番地に分岐する命令
であるため、マイクロプログラムはＹ番地に行き、イニ
シャラィズされたことになる。つまり、イニシヤライズ
信号Ａが出力された時点でメインルーチンからサブルー
チンに移行し、特殊コードが読み出されてクリア信号Ｃ
が出力されると、初期状態に戻る。すなわち、イニシヤ
ライズされることになる。したがって、電源のオン、オ
フあるいは電圧の切換操作が不要となり、ＲＯＭ２など
に対する配慮が不要となり、ィニシャラィズの処理時間
を短縮できることが判明する。以上詳述したように、こ
の発明によれば、マイクロプログラムの所定個所に特殊
コードを入れてこのマイクロプログラムをＲＯＭ内に入
れるとともに、ＲＯＭアドレスレジスタを内蔵した演算
装置によりマイクロプログラムのアドレスの指定を行っ
て順次マイクロプログラムの実行を行い、ＲＯＭが異常
を発生すると、ィニシャラィズ信号をフリップ・フロッ
プ回路で記憶してマルチプレクサを切り換えて、演算制
御装置にノーオベレ−ションコードを転送し、特殊コー
ドが読み出されるまでマイクロプログラムのアドレスの
読出のみを続行させ、データの演算は行われないように
し、特殊コードが読み出されると、ＲＯＭからクリア信
号を送出してフリツプ・フロツプ回路をリセツトすると
同時にイニシヤライズを行うようにしたので、従来のご
とく電源をオン、オフさせる必要がなくなり、ＲＯＭア
ドレスレジス夕をもっている演算制御装置のィニシャラ
ィズが容易になるとともに、割込機能をもたないでマイ
クロコンピュータをィニシャラィズできる効果を奏する
ものである。

【図面の簡単な説明】

図はこの発明のマイクロプログラムのィニシャラィズ方
式の一実施例を示すブロック図である。 １・・・・・・演算制御装置、２・…・・リードオンリ
メモリ、３……マルチブレクサ、４……フリツプ・フロ
ツプ回路、５・…・・制御バス。

Claims (1)

【特許請求の範囲】
1. １ 所定個所に特殊コードが入つているマイクロプログ
   ラムが収納されこのマイクロプログラムの実行に異常が
   生じたときにロツクするとともに上記特殊コードが指定
   されるとクリア信号を出力するリードオンリメモリと、
   リードオンリアドレスレジスタを内蔵し上記リードオン
   リメモリにアドレスの指定を行つてマイクロプログラム
   の実行を行う演算制御装置と、上記異常の発生時にイニ
   シヤライズ信号を記憶しかつ上記クリア信号でクリアさ
   れるフリツプフロツプ回路と、上記イニシヤライズの信
   号発生時には上記演算制御装置にノーオペレーシヨンコ
   ードを転送しかつ上記クリア信号の発生時には上記フリ
   ツプ・フロツプ回路により切り換えられて上記リードオ
   ンリメモリのデータを上記演算制御装置に転送するマル
   チプレクサとよりなるマイクロプログラムのイニシヤラ
   イズ方式。