JPH04169937A - マイクロ・プロセッサ - Google Patents
マイクロ・プロセッサInfo
- Publication number
- JPH04169937A JPH04169937A JP2297413A JP29741390A JPH04169937A JP H04169937 A JPH04169937 A JP H04169937A JP 2297413 A JP2297413 A JP 2297413A JP 29741390 A JP29741390 A JP 29741390A JP H04169937 A JPH04169937 A JP H04169937A
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- address
- instruction
- multiplexer
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 125000004122 cyclic group Chemical group 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロ・プロセッサに間し、特に、割込み要
因の発生を検出して、割込み処理の実行を制御する機能
を有するマイクロ・プロセッサに関する。
因の発生を検出して、割込み処理の実行を制御する機能
を有するマイクロ・プロセッサに関する。
従来のマイクロ・プロセッサにおいては、割込み入力端
子による外部要因割込み、およびタイマーなどによる内
部要因割込みの何れの場合においても、割込み処理の開
始は、割込み要因ごとに特定された番地のメモリに格納
された命令から実行されるのが一般である。
子による外部要因割込み、およびタイマーなどによる内
部要因割込みの何れの場合においても、割込み処理の開
始は、割込み要因ごとに特定された番地のメモリに格納
された命令から実行されるのが一般である。
マイクロ・プロセッサ内の割込み検出回路において、割
込み要因が発生したことが検出されると、当該要因によ
る割込みが許可状態にある場合においては、多重割込み
の禁止、戻り番地のスタックへの格納、およびスタック
ポインタの更新などが実行され、割込みアドレスへ分岐
される０分岐先となる割込みアドレスは、割込み要因ご
とにハードウェアにより決定されているマイクロ・プロ
セッサ固有の値である。
込み要因が発生したことが検出されると、当該要因によ
る割込みが許可状態にある場合においては、多重割込み
の禁止、戻り番地のスタックへの格納、およびスタック
ポインタの更新などが実行され、割込みアドレスへ分岐
される０分岐先となる割込みアドレスは、割込み要因ご
とにハードウェアにより決定されているマイクロ・プロ
セッサ固有の値である。
割込みアドレスを狭い空間に集中させたマイクロ・プロ
セッサの場合には、割込みアドレスでは割込み処理のプ
ログラムへ分岐する命令が実行され、割込み処理のプロ
グラムは広い空間に展開されるのが一般的である。代表
的なマイクロ・プロセッサのメモリ・マツプを第６図に
示す。また、割込みアドレスを分散させたマイクロ・プ
ロセッサの場合には、割込み処理のプログラムを割込み
アドレスから展開することができる場合もある。
セッサの場合には、割込みアドレスでは割込み処理のプ
ログラムへ分岐する命令が実行され、割込み処理のプロ
グラムは広い空間に展開されるのが一般的である。代表
的なマイクロ・プロセッサのメモリ・マツプを第６図に
示す。また、割込みアドレスを分散させたマイクロ・プ
ロセッサの場合には、割込み処理のプログラムを割込み
アドレスから展開することができる場合もある。
その代表的なマイクロ−プロセッサなメモリ・マツプを
第７図に示す。
第７図に示す。
割込み処理からの復帰は、割込みリターン命令により、
スタック・ポインタの更新、スタックからの戻り番地へ
の復帰などが行われ、戻り番地へ分岐される。
スタック・ポインタの更新、スタックからの戻り番地へ
の復帰などが行われ、戻り番地へ分岐される。
一方、割込み以外の分岐においては、分岐先を直接指定
する以外に、多重分岐を可能とする目的で、特定のレジ
スタに設定されている値を、分岐先とすることができる
機能を持ったマイクロ・プロセッサも実在している。
する以外に、多重分岐を可能とする目的で、特定のレジ
スタに設定されている値を、分岐先とすることができる
機能を持ったマイクロ・プロセッサも実在している。
上述した従来のマイクロ・プロセッサにおいては、分岐
命令の実行のためにプログラム・メモリを消費し、割込
み処理の時間が長くなるという欠点があり、また、割込
みアドレス間の空間が固定されているため、割込みアド
レスの前のプログラム−メモリを有効に使用することが
困難であり、無効空間になり易いという欠点がある。
命令の実行のためにプログラム・メモリを消費し、割込
み処理の時間が長くなるという欠点があり、また、割込
みアドレス間の空間が固定されているため、割込みアド
レスの前のプログラム−メモリを有効に使用することが
困難であり、無効空間になり易いという欠点がある。
本発明のマイクロ・プロセッサは、割込み要因が発生し
たことを検出する割込み検出回路と、割込み処理を制御
する割込み制御レジスタとを有する割込み制御回路を備
えるマイクロ・プロセッサにおいて、命令メモリ以外の
領域に対して、割込み要因ごとに割込みアドレスを設定
するアドレス設定手段と、前記割込み検出回路において
検出された割込み要因を選択信号として、前記アドレス
設定手段の出力をプログラム・カウンタに入力するマル
チプレクサと、を備えて構成される。
たことを検出する割込み検出回路と、割込み処理を制御
する割込み制御レジスタとを有する割込み制御回路を備
えるマイクロ・プロセッサにおいて、命令メモリ以外の
領域に対して、割込み要因ごとに割込みアドレスを設定
するアドレス設定手段と、前記割込み検出回路において
検出された割込み要因を選択信号として、前記アドレス
設定手段の出力をプログラム・カウンタに入力するマル
チプレクサと、を備えて構成される。
次に、本発明について図面を参照して説明する。第１図
は、本発明の一実施例のブロック図である。第１図に示
されるように、本実施例は、プログラム・カウンタ１と
、スタック２と、インストラクションＲＯＭ３と、イン
ストラクション・デコーダ４と、割込み検出回路５と、
割込み制御レジスタ６と、スタック・ポインタ７と、ア
ドレス設定回路８と、マルチプレクサ９とを備えて構成
される。
は、本発明の一実施例のブロック図である。第１図に示
されるように、本実施例は、プログラム・カウンタ１と
、スタック２と、インストラクションＲＯＭ３と、イン
ストラクション・デコーダ４と、割込み検出回路５と、
割込み制御レジスタ６と、スタック・ポインタ７と、ア
ドレス設定回路８と、マルチプレクサ９とを備えて構成
される。
第１図において、プログラム・カウンタ１は、インスト
ラクションＲＯＭ３のアドレスを示すレジスタであり、
インクリメント動作と、命令による書換えならびにスタ
ック２に対するデータの待避と、スタック２からのデー
タの復帰等の機能を有している。インストラクションＲ
ＯＭ３は、マイクロ・プログラムを格納するメモリで、
プログラム・カウンタ１により指定されたアドレスの内
容を、インストラクション・デコーダ４に出力する作用
を行う。
ラクションＲＯＭ３のアドレスを示すレジスタであり、
インクリメント動作と、命令による書換えならびにスタ
ック２に対するデータの待避と、スタック２からのデー
タの復帰等の機能を有している。インストラクションＲ
ＯＭ３は、マイクロ・プログラムを格納するメモリで、
プログラム・カウンタ１により指定されたアドレスの内
容を、インストラクション・デコーダ４に出力する作用
を行う。
インストラクション・デコーダ４においては、インスト
ラクションＲＯＭ３から入力されるマイクロ・プログラ
ムが解読され、マイクロ・プロセッサ内の各ユニットに
対する制御信号が出力される。割込み検出回路５は、割
込み要因が発生したことを検出する回路であり、割込み
制御レジスタ６は、割込みの禁止／許可等の状態を保持
するレジスタである。スタック・ポインタ７は、スタッ
ク２におけるレベルを指すインクリメント／デクリメン
トの可能なカウンタである。アドレス設定回路８は、Ａ
ＤＤ、ｌ、ＡＤＤ、２．−・、ＡＤＤ、に、 −＝ 、
ＡＤＤ、ｎを含む読出し専用メモリにより構成されてお
り、インストラクションＲＯＭ３とともに、マスクによ
りデータが書込まれる。マルチプレクサ９は、アドレス
設定回路８のデータの内から、割込み要因に対応して書
込可れているデータを選択し、このデータをプログラム
・カウンタ１に設定する。
ラクションＲＯＭ３から入力されるマイクロ・プログラ
ムが解読され、マイクロ・プロセッサ内の各ユニットに
対する制御信号が出力される。割込み検出回路５は、割
込み要因が発生したことを検出する回路であり、割込み
制御レジスタ６は、割込みの禁止／許可等の状態を保持
するレジスタである。スタック・ポインタ７は、スタッ
ク２におけるレベルを指すインクリメント／デクリメン
トの可能なカウンタである。アドレス設定回路８は、Ａ
ＤＤ、ｌ、ＡＤＤ、２．−・、ＡＤＤ、に、 −＝ 、
ＡＤＤ、ｎを含む読出し専用メモリにより構成されてお
り、インストラクションＲＯＭ３とともに、マスクによ
りデータが書込まれる。マルチプレクサ９は、アドレス
設定回路８のデータの内から、割込み要因に対応して書
込可れているデータを選択し、このデータをプログラム
・カウンタ１に設定する。
割込み検出回路５においては、第１図に示されるように
、ＩＮＴ、にの割込み要因が発生した場合、その要因の
発生を検出し、割込み制御レジスタ６において当該割込
みが許可状態にある場合には、多重割込みを禁止するた
めに割込み制御レジスタ６の内容が変更されるとともに
、プログラム・カウンタ１の値がスタック２に退避され
、スタック・ポインタ７が更新される。アドレス設定回
路８においては、ＡＤＤ、ｋがマルチプレクサ９におい
て選択され、プログラム・カウンタ１に設定されて割込
み処理が開始される０本実施例に対応する、代表的なマ
イクロ・プロセッサのメモリ・マツプを第３図に示す。
、ＩＮＴ、にの割込み要因が発生した場合、その要因の
発生を検出し、割込み制御レジスタ６において当該割込
みが許可状態にある場合には、多重割込みを禁止するた
めに割込み制御レジスタ６の内容が変更されるとともに
、プログラム・カウンタ１の値がスタック２に退避され
、スタック・ポインタ７が更新される。アドレス設定回
路８においては、ＡＤＤ、ｋがマルチプレクサ９におい
て選択され、プログラム・カウンタ１に設定されて割込
み処理が開始される０本実施例に対応する、代表的なマ
イクロ・プロセッサのメモリ・マツプを第３図に示す。
次に、本発明の第２の実施例について説明する。第２図
は本発明の第２の実施例のブロック図である。第２図に
示されるように、本実施例は、プログラム・カウンタｌ
Ｏと、スタック１１と、インストラクションＲＡ Ｍ
１２と、インストラクション・デコーダ１３と、割込み
検出回路１４と、割込み制御レジスタ１５と、スタック
・ポインタ１６と、アドレス設定回路１７と、マルチプ
レクサ１８とを備えて構成される。
は本発明の第２の実施例のブロック図である。第２図に
示されるように、本実施例は、プログラム・カウンタｌ
Ｏと、スタック１１と、インストラクションＲＡ Ｍ
１２と、インストラクション・デコーダ１３と、割込み
検出回路１４と、割込み制御レジスタ１５と、スタック
・ポインタ１６と、アドレス設定回路１７と、マルチプ
レクサ１８とを備えて構成される。
第２図において、本実施例の主要動作については、前述
の第１の実施例の場合と同様であるが、本実施例の第１
の実施例と異なる点は、第１の実施例におけるインスト
ラクションＲＯＭ３の代すに、本実施例においてはイン
ストラクションＲＡＭ１２が設けられていることである
。そして、本実施例の特徴として、インストラクション
ＲＡ Ｍ １２とアドレス設定回路１７は、書換え可能
な構成がとられている。このような構成をとることによ
り、インストラクションＲＡＭ１２を書換えたことによ
り、割込み処理のアドレスが変更になった場合において
も、アドレス設定回路１７のデータを、プログラムによ
りデータ・ハス１０１を介して書換えるだけの処理によ
り対応することが可能となる。また、更に、この実施例
の場合には、サイクリックな処理を割込み処理により実
行する場合に、カウンタとデコーダが不要となり、処理
時間が短縮されるという利点がある。本実施例の代表的
なマイクロ・プロセッサのメモリ・マツプを第４図およ
び第５図に示す。
の第１の実施例の場合と同様であるが、本実施例の第１
の実施例と異なる点は、第１の実施例におけるインスト
ラクションＲＯＭ３の代すに、本実施例においてはイン
ストラクションＲＡＭ１２が設けられていることである
。そして、本実施例の特徴として、インストラクション
ＲＡ Ｍ １２とアドレス設定回路１７は、書換え可能
な構成がとられている。このような構成をとることによ
り、インストラクションＲＡＭ１２を書換えたことによ
り、割込み処理のアドレスが変更になった場合において
も、アドレス設定回路１７のデータを、プログラムによ
りデータ・ハス１０１を介して書換えるだけの処理によ
り対応することが可能となる。また、更に、この実施例
の場合には、サイクリックな処理を割込み処理により実
行する場合に、カウンタとデコーダが不要となり、処理
時間が短縮されるという利点がある。本実施例の代表的
なマイクロ・プロセッサのメモリ・マツプを第４図およ
び第５図に示す。
以上説明したように、本発明は、割込み制御回路に、命
令メモリ以外の領域に割込み要因ごとに割込みアドレス
を設定するアドレス設定手段と。
令メモリ以外の領域に割込み要因ごとに割込みアドレス
を設定するアドレス設定手段と。
割込み検出回路により検出された要因を選択信号として
、アドレス設定手段の出力をプ°ログラム・カウンタに
入力するマルチプレクサを設けることにより、分岐命令
に要するプログラム・メモリの消費を抑制し、またプロ
グラム・メモリの無効空間を削除して、プログラム・メ
モリの効率化を図り、且つ割込み処理時間を短縮するこ
とができるという効果がある。
、アドレス設定手段の出力をプ°ログラム・カウンタに
入力するマルチプレクサを設けることにより、分岐命令
に要するプログラム・メモリの消費を抑制し、またプロ
グラム・メモリの無効空間を削除して、プログラム・メ
モリの効率化を図り、且つ割込み処理時間を短縮するこ
とができるという効果がある。
第１図および第２図は、それぞれ本発明の第１および第
２の実施例のブロック図、第３図は第１の実施例のプロ
グラムのメモリーマツプ、第４図および第５図は、第２
の実施例のプログラムのメモリ・マツプ、第６図および
第７図、従来のマイクロ−プロセッサのプログラムのメ
モリ・マツプである。 図において、１，１０・・・・・・プログラム・カウン
タ、２，１１−・・・・・スタック、３・・−・・・イ
ンストラクションＲＯＭ、４．１３・・・・・・インス
トラクション・デコーダ、５，１４・・・・・・割込み
検出回路、６，１５・・・・・・・・・割込み制御レジ
スタ、７．１６・・・・・・スタック・ポインタ、８，
１７・・・−・・アドレス設定回路、９，１８・・・・
・・マルチプレクサ。
２の実施例のブロック図、第３図は第１の実施例のプロ
グラムのメモリーマツプ、第４図および第５図は、第２
の実施例のプログラムのメモリ・マツプ、第６図および
第７図、従来のマイクロ−プロセッサのプログラムのメ
モリ・マツプである。 図において、１，１０・・・・・・プログラム・カウン
タ、２，１１−・・・・・スタック、３・・−・・・イ
ンストラクションＲＯＭ、４．１３・・・・・・インス
トラクション・デコーダ、５，１４・・・・・・割込み
検出回路、６，１５・・・・・・・・・割込み制御レジ
スタ、７．１６・・・・・・スタック・ポインタ、８，
１７・・・−・・アドレス設定回路、９，１８・・・・
・・マルチプレクサ。
Claims (1)
- 【特許請求の範囲】 割込み要因が発生したことを検出する割込み検出回路と
、割込み処理を制御する割込み制御レジスタとを有する
割込み制御回路を備えるマイクロ・プロセッサにおいて
、 命令メモリ以外の領域に対して、割込み要因ごとに割込
みアドレスを設定するアドレス設定手段と、 前記割込み検出回路において検出された割込み要因を選
択信号として、前記アドレス設定手段の出力をプログラ
ム・カウンタに入力するマルチプレクサと、 を備えることを特徴とするマイクロ・プロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2297413A JPH04169937A (ja) | 1990-11-02 | 1990-11-02 | マイクロ・プロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2297413A JPH04169937A (ja) | 1990-11-02 | 1990-11-02 | マイクロ・プロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04169937A true JPH04169937A (ja) | 1992-06-17 |
Family
ID=17846188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2297413A Pending JPH04169937A (ja) | 1990-11-02 | 1990-11-02 | マイクロ・プロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04169937A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5748970A (en) * | 1995-05-11 | 1998-05-05 | Matsushita Electric Industrial Co., Ltd. | Interrupt control device for processing interrupt request signals that are greater than interrupt level signals |
| DE10017934A1 (de) * | 2000-04-11 | 2001-08-09 | Fujitsu Siemens Computers Gmbh | Schaltungsanordnung mit einem Prozessor und einem System-Bus-Interface |
| US9710270B2 (en) | 2010-12-20 | 2017-07-18 | International Business Machines Corporation | Exception control method, system, and program |
| JP2019017928A (ja) * | 2017-07-21 | 2019-02-07 | 株式会社三洋物産 | 遊技機 |
| JP2019017926A (ja) * | 2017-07-21 | 2019-02-07 | 株式会社三洋物産 | 遊技機 |
-
1990
- 1990-11-02 JP JP2297413A patent/JPH04169937A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5748970A (en) * | 1995-05-11 | 1998-05-05 | Matsushita Electric Industrial Co., Ltd. | Interrupt control device for processing interrupt request signals that are greater than interrupt level signals |
| DE10017934A1 (de) * | 2000-04-11 | 2001-08-09 | Fujitsu Siemens Computers Gmbh | Schaltungsanordnung mit einem Prozessor und einem System-Bus-Interface |
| US9710270B2 (en) | 2010-12-20 | 2017-07-18 | International Business Machines Corporation | Exception control method, system, and program |
| JP2019017928A (ja) * | 2017-07-21 | 2019-02-07 | 株式会社三洋物産 | 遊技機 |
| JP2019017926A (ja) * | 2017-07-21 | 2019-02-07 | 株式会社三洋物産 | 遊技機 |
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