JPS6011395B2 - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS6011395B2 JPS6011395B2 JP54111763A JP11176379A JPS6011395B2 JP S6011395 B2 JPS6011395 B2 JP S6011395B2 JP 54111763 A JP54111763 A JP 54111763A JP 11176379 A JP11176379 A JP 11176379A JP S6011395 B2 JPS6011395 B2 JP S6011395B2
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- Japan
- Prior art keywords
- data line
- memory
- memory cell
- layout
- data
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は半導体メモ川こおけるメモリアレーの構成に関
するものである。
するものである。
従来１ケのトランジスタで１ビットを構成するメモリ、
たとえばＭ○Ｓ（Ｍｅｔａｌ−○幻ｄｅ一Ｓｅｍｉｃ−
ｏｎｄ此ｔｏｒ）メモリでは第１図、第２図のような回
路が採用されていた。
たとえばＭ○Ｓ（Ｍｅｔａｌ−○幻ｄｅ一Ｓｅｍｉｃ−
ｏｎｄ此ｔｏｒ）メモリでは第１図、第２図のような回
路が採用されていた。
すなわち第１図において、たとえばメモリセルＭＣｏを
読み出す場合には「 ワード線Ｗｏとｔ 他のデータ線
Ｄｏ に属するダミーワード線ＤＷ，に同時にパルスを
印加し、メモリセルＭＣｏとＤＭ．からの読み出し信号
として、２本のデータ線Ｄｏ、Ｄｏ に現われる微少な
差動信号出力を、プリアンプＰＡｏのセット信号Ｓｅｔ
をオンにすることによってプリァンブＰんを動作ごせて
増幅し、Ｄｏ，Ｄｏ のいずれか一方のデータ線に現わ
れた電圧を検出して情報“１”，“０”を弁別していた
。ここで差動信号出力が発生する理由は以下の通りであ
る。ダミーセルＤＭ，の容量Ｃｏに記憶されている電圧
は、メモリセルＣｏに記憶されている情報“１”，“０
”に対応した電圧のほぼ中間に設定されるから、ダミー
セルの読み出いこよりデータ線に現われる電圧はメモリ
セルの“１”，“０”読み出しによるデータ線電圧のほ
ぼ中間となる。従って、この中間値と“１”，“０”出
力との差が極性の異なる差動信号出力となる。
読み出す場合には「 ワード線Ｗｏとｔ 他のデータ線
Ｄｏ に属するダミーワード線ＤＷ，に同時にパルスを
印加し、メモリセルＭＣｏとＤＭ．からの読み出し信号
として、２本のデータ線Ｄｏ、Ｄｏ に現われる微少な
差動信号出力を、プリアンプＰＡｏのセット信号Ｓｅｔ
をオンにすることによってプリァンブＰんを動作ごせて
増幅し、Ｄｏ，Ｄｏ のいずれか一方のデータ線に現わ
れた電圧を検出して情報“１”，“０”を弁別していた
。ここで差動信号出力が発生する理由は以下の通りであ
る。ダミーセルＤＭ，の容量Ｃｏに記憶されている電圧
は、メモリセルＣｏに記憶されている情報“１”，“０
”に対応した電圧のほぼ中間に設定されるから、ダミー
セルの読み出いこよりデータ線に現われる電圧はメモリ
セルの“１”，“０”読み出しによるデータ線電圧のほ
ぼ中間となる。従って、この中間値と“１”，“０”出
力との差が極性の異なる差動信号出力となる。
第２図は第１図に示す回路を複数個（例えばここでは６
４ケ）ＢＩチップ内に実装してＢＩメモリを構成した場
合の幾何学的配置を考慮した回路の概略を示す図である
。
４ケ）ＢＩチップ内に実装してＢＩメモリを構成した場
合の幾何学的配置を考慮した回路の概略を示す図である
。
図中白丸印がメモリセル、悪丸印がダミーセルである。
たとえば、前記のようにしてデ−タ線Ｄｏに現われた信
号を外部に取り出すには、アドレス信号Ａｏによってト
ランジスタＱｏをオンにして、データ線Ｄｏの信号をメ
インアンプＭＡに入力して増幅し、データ出力Ｄｏ山と
して、チップ外にとり出す。さてこのような構成での欠
点は次の点に要約される。すなわち■データ線Ｄｏ，Ｄ
ｏ に現われた差動の信号の片方のみをメインアンプＭ
Ａで増幅することになるので高速性の点で劣る。■片方
の信号をとり出すためにＤｏ，Ｄｏ の電気的不平衛が
生じやすく誤動作の原因となる。
たとえば、前記のようにしてデ−タ線Ｄｏに現われた信
号を外部に取り出すには、アドレス信号Ａｏによってト
ランジスタＱｏをオンにして、データ線Ｄｏの信号をメ
インアンプＭＡに入力して増幅し、データ出力Ｄｏ山と
して、チップ外にとり出す。さてこのような構成での欠
点は次の点に要約される。すなわち■データ線Ｄｏ，Ｄ
ｏ に現われた差動の信号の片方のみをメインアンプＭ
Ａで増幅することになるので高速性の点で劣る。■片方
の信号をとり出すためにＤｏ，Ｄｏ の電気的不平衛が
生じやすく誤動作の原因となる。
■電気的特性を平衡させるべきデータ線Ｄｏ，Ｄｏが、
チップ内で幾何学的に近接してないために、Ｄ。，Ｄｏ
に不平衡雑音が結合しやすく、プリアンプをオンにし
た場合に誤動作の原因となる。これらの欠点により、高
速にして、高安定なＬＳＩ〆モリの設計には従釆限界が
あった。本発明の一つの目的は、高集積化が可能なメモ
リの素子レイアウト方式を提供することにある。このた
めに、本発明の一つの実施例は、ダイナミック・ランダ
ム・アクセス・メモリのメモリセルを構成するアクセス
・トランジスタの内、隣接するワード線に属する前記ト
ランジスタのドレィン領域を共通の拡散領域としたもの
である。
チップ内で幾何学的に近接してないために、Ｄ。，Ｄｏ
に不平衡雑音が結合しやすく、プリアンプをオンにし
た場合に誤動作の原因となる。これらの欠点により、高
速にして、高安定なＬＳＩ〆モリの設計には従釆限界が
あった。本発明の一つの目的は、高集積化が可能なメモ
リの素子レイアウト方式を提供することにある。このた
めに、本発明の一つの実施例は、ダイナミック・ランダ
ム・アクセス・メモリのメモリセルを構成するアクセス
・トランジスタの内、隣接するワード線に属する前記ト
ランジスタのドレィン領域を共通の拡散領域としたもの
である。
以下実施例で詳細に説明する。第３図は、その回路例を
示すものである。
示すものである。
すなわち差動読み出し信号が現われるデータ線対Ｄｏ，
Ｄｏ を図中のように近接して平行に配置し、かつワー
ド線Ｗｏ〜Ｗ斑，ＤＷｏ，ＤＷ，の各々１本とＤ。，Ｄ
。の交点の中で、一方の交点のみにメモリセルを接続す
る。あるメモリセル（たとえばＭＣ筋）読み出す場合に
は、そのセルが接続されていないデータ線Ｄｏに接続さ
れているダミーセルＤＭ。を同時に読み出して、データ
線○ｏ，Ｄｏに現われた差動電圧をプリアンプＰＡｏで
有効に利用する。またプリアンプＰへで増幅された差動
信号は、デコーダの出力であるアドレス信号Ａｏの印加
によってトランジスタＱｏ，Ｑｏを通り差動のアンプＭ
Ａに入力し、再び差動で増幅される。このように本発明
では、第２図の場合とはまったくＤｏ，Ｄｏ の電気的
平衡度は何ら阻害されることはない。第４図は、Ｄｏ，
Ｄｏの電気的平衡度を保つたままでのメモリセル（８ビ
ット）の接続法の概略図である。図中ａ，ｂ，ｃはＤｏ
，Ｄｏにそれぞれ１ケおき、２ケおき、４ケおきにメモ
リセルを接続する方法である。第５図ａ、第６図はシリ
コンゲートプロセスを用いて第４図ｂ，ｃを実現するレ
イアウト例である。第５図ｂは第５図ａのＡＡ′部の断
面図である。
Ｄｏ を図中のように近接して平行に配置し、かつワー
ド線Ｗｏ〜Ｗ斑，ＤＷｏ，ＤＷ，の各々１本とＤ。，Ｄ
。の交点の中で、一方の交点のみにメモリセルを接続す
る。あるメモリセル（たとえばＭＣ筋）読み出す場合に
は、そのセルが接続されていないデータ線Ｄｏに接続さ
れているダミーセルＤＭ。を同時に読み出して、データ
線○ｏ，Ｄｏに現われた差動電圧をプリアンプＰＡｏで
有効に利用する。またプリアンプＰへで増幅された差動
信号は、デコーダの出力であるアドレス信号Ａｏの印加
によってトランジスタＱｏ，Ｑｏを通り差動のアンプＭ
Ａに入力し、再び差動で増幅される。このように本発明
では、第２図の場合とはまったくＤｏ，Ｄｏ の電気的
平衡度は何ら阻害されることはない。第４図は、Ｄｏ，
Ｄｏの電気的平衡度を保つたままでのメモリセル（８ビ
ット）の接続法の概略図である。図中ａ，ｂ，ｃはＤｏ
，Ｄｏにそれぞれ１ケおき、２ケおき、４ケおきにメモ
リセルを接続する方法である。第５図ａ、第６図はシリ
コンゲートプロセスを用いて第４図ｂ，ｃを実現するレ
イアウト例である。第５図ｂは第５図ａのＡＡ′部の断
面図である。
図中、ポリシリコンで形成された記憶容量形成電極ｃｐ
は、第１図のような、メモリセル内の記憶容量Ｃｏを形
成するためのものである。４００，４１川まシリコン基
板６００内に形成され、トランジスタＱを形成するため
のドレィンとソース（又はソースとドレイン）であり４
２０は４１川こ対応して、Ｃｏを形成するためのドレイ
ン（又はソース）である。
は、第１図のような、メモリセル内の記憶容量Ｃｏを形
成するためのものである。４００，４１川まシリコン基
板６００内に形成され、トランジスタＱを形成するため
のドレィンとソース（又はソースとドレイン）であり４
２０は４１川こ対応して、Ｃｏを形成するためのドレイ
ン（又はソース）である。
記憶容量形成電極Ｃｐおよびワード線Ｗ斑，Ｗ５９、等
はポリシリコンで形成され、データ線Ｄ，等はアルミニ
ウムで形成されている。データ線Ｄ，等とワード線Ｗ５
９等は絶縁膜２００１こより分離されている。１００１
まデータ線Ｄｏ，Ｄｏ等と拡散層４００とのコンタクト
部である。
はポリシリコンで形成され、データ線Ｄ，等はアルミニ
ウムで形成されている。データ線Ｄ，等とワード線Ｗ５
９等は絶縁膜２００１こより分離されている。１００１
まデータ線Ｄｏ，Ｄｏ等と拡散層４００とのコンタクト
部である。
記憶容量Ｃｏの形成は、Ｎ−チャネルＭＯＳでは、ｃｐ
に高電圧を加えると、その直下に形成されるチャネルと
ｃｐ間の容量がＣｏとなる。
に高電圧を加えると、その直下に形成されるチャネルと
ｃｐ間の容量がＣｏとなる。
第５図を用いて動作を簡単に説明すると、ワード線たと
えばＷ６ｏにパルス電圧を印加するとトランジスタＱ（
第１図ＭＣｏ内のＱに相当）はオンとなり、Ｃｏの記憶
電圧はデータ線Ｄｏの容量とＣｏで分圧された形でＤｏ
に電圧が現われることになる。一方、これと対になるデ
ータ線Ｄｏには、トランジスタＱが存在しないから、出
力は現われない。Ｄｏに現われる出力は、前述したよう
にダミーセル（図中省略）からの出力だけとなる。なお
第５図から明らかなようにＤｏとＤ，におけるコンタク
ト部の拡散層間の距離を中間にＡＩ配線が存在するため
に、大にできる。そのためＤｏ，Ｄ．間のパンチスルー
が避けられる利点もある。さらに第３図の他の利点はプ
リァンプＰへのレイアウトが従来に比べ容易となること
である。すなわち従来の第１図、第２図では、互いに一
直線上にレイアウトされているＤｏ，Ｄｏの中間に、メ
モリセルよりもはるかに占有面積大でしかも回路構成の
複雑なＰＡｏをレイアウトしなければならず、データ線
のピッチを考えるとこれはきわめて困難であった、しか
し第３図では、データ線のピッチ方向に対して、従来の
ほぼ２倍のレイアウト上の面積的余裕がでてくるので、
レイアウトがきわめて容易となる。またプリアンプＰＡ
ｏの配置は第３図のようにＭＡ側でもよいし、あるいは
Ｄｏ，Ｄｏ 上の池端（Ｗ６３側）でもよい。
えばＷ６ｏにパルス電圧を印加するとトランジスタＱ（
第１図ＭＣｏ内のＱに相当）はオンとなり、Ｃｏの記憶
電圧はデータ線Ｄｏの容量とＣｏで分圧された形でＤｏ
に電圧が現われることになる。一方、これと対になるデ
ータ線Ｄｏには、トランジスタＱが存在しないから、出
力は現われない。Ｄｏに現われる出力は、前述したよう
にダミーセル（図中省略）からの出力だけとなる。なお
第５図から明らかなようにＤｏとＤ，におけるコンタク
ト部の拡散層間の距離を中間にＡＩ配線が存在するため
に、大にできる。そのためＤｏ，Ｄ．間のパンチスルー
が避けられる利点もある。さらに第３図の他の利点はプ
リァンプＰへのレイアウトが従来に比べ容易となること
である。すなわち従来の第１図、第２図では、互いに一
直線上にレイアウトされているＤｏ，Ｄｏの中間に、メ
モリセルよりもはるかに占有面積大でしかも回路構成の
複雑なＰＡｏをレイアウトしなければならず、データ線
のピッチを考えるとこれはきわめて困難であった、しか
し第３図では、データ線のピッチ方向に対して、従来の
ほぼ２倍のレイアウト上の面積的余裕がでてくるので、
レイアウトがきわめて容易となる。またプリアンプＰＡ
ｏの配置は第３図のようにＭＡ側でもよいし、あるいは
Ｄｏ，Ｄｏ 上の池端（Ｗ６３側）でもよい。
Ｗ６３側にＰへを配置すると第３図のごとき、片端にの
みレイアウトの比較的困難な制御回路（ＰＡｏ，Ｑｏな
ど）が集中するこはなくなる。場合によってはプリアン
プをデータ線上のＭＡ側とＷ６３とで交互に配置するこ
ともできる。このように本発明によればレイアウトの自
由度を大幅に増すことができる。また第５図、第６図で
は、ワード線がポリＳｉの例であるが、ワード線がＡＩ
の場合にも同様にレイアウト可能で、またＡＩゲートの
場合にも同様である。
みレイアウトの比較的困難な制御回路（ＰＡｏ，Ｑｏな
ど）が集中するこはなくなる。場合によってはプリアン
プをデータ線上のＭＡ側とＷ６３とで交互に配置するこ
ともできる。このように本発明によればレイアウトの自
由度を大幅に増すことができる。また第５図、第６図で
は、ワード線がポリＳｉの例であるが、ワード線がＡＩ
の場合にも同様にレイアウト可能で、またＡＩゲートの
場合にも同様である。
また本例では１ケのトランジスタで１ビットを構成する
例であったが、データ対線から差動に信号を取り出すた
めに、ワード線との２交点の一方にのみメモリセルを接
続し、かつダミーセルを利用した第３図、第４図の考え
方を応用すれば、すべてのメモリは１に適用できること
は明らかである。
例であったが、データ対線から差動に信号を取り出すた
めに、ワード線との２交点の一方にのみメモリセルを接
続し、かつダミーセルを利用した第３図、第４図の考え
方を応用すれば、すべてのメモリは１に適用できること
は明らかである。
第３図において、ＣＤ，ＣＤはデータの書込み、謙出し
のための共通のデータ線である。以上から高速、高安定
動作のメモリは１が実現できることになる。
のための共通のデータ線である。以上から高速、高安定
動作のメモリは１が実現できることになる。
第１図、第２図は１ケのトランジスタで１ビットを構成
する従来のメモリ構成、第３図はデータ対線の片側から
だけ読み出し信号が出力する本発明の実施例、第４図は
メモリセルの結線法、第５図、第６図はＳｉゲートを例
にしたレイアウトの実施例である。 Ｄｏ，Ｄｏ ，Ｄ．・・・・・・データ線、Ｗｏ・・・
Ｗ既・・・…ワード線、ＤＷｏ，ＤＷ．・・・…ダミー
セルのワード線、ＭＣｏ，ＭＣ．・・・…メモリセル、
ＤＭｏ，ＤＭ，…・・・ダミーセル、Ｃｏ・・・・・・
記憶容量、Ｑメモリセル内トランジスタ、ＷＤ……ワー
ドドライバ、Ｑｏ，Ｑ〜Ｑ母・・・・・・データ線選択
用トランジスタ、Ａｏ〜ん３・・・・・・アドレス信号
、ＰＡｏ〜ＰＡ６３・・・・・・プリァンプ、ＭＡ……
メインアンプ、Ｓｅｔ……セット信号、ＣＰ・・・・・
・Ｃｏ形成用電極。 第１図 第２図 第３図 第４図 第５図 第６図
する従来のメモリ構成、第３図はデータ対線の片側から
だけ読み出し信号が出力する本発明の実施例、第４図は
メモリセルの結線法、第５図、第６図はＳｉゲートを例
にしたレイアウトの実施例である。 Ｄｏ，Ｄｏ ，Ｄ．・・・・・・データ線、Ｗｏ・・・
Ｗ既・・・…ワード線、ＤＷｏ，ＤＷ．・・・…ダミー
セルのワード線、ＭＣｏ，ＭＣ．・・・…メモリセル、
ＤＭｏ，ＤＭ，…・・・ダミーセル、Ｃｏ・・・・・・
記憶容量、Ｑメモリセル内トランジスタ、ＷＤ……ワー
ドドライバ、Ｑｏ，Ｑ〜Ｑ母・・・・・・データ線選択
用トランジスタ、Ａｏ〜ん３・・・・・・アドレス信号
、ＰＡｏ〜ＰＡ６３・・・・・・プリァンプ、ＭＡ……
メインアンプ、Ｓｅｔ……セット信号、ＣＰ・・・・・
・Ｃｏ形成用電極。 第１図 第２図 第３図 第４図 第５図 第６図
Claims (1)
- １ １つの列に対応するデータ線と、前記列に隣接する
列に対応するデータ線とを組として差動型センス・アン
プの入力端子に結合されるようにした、ＦＥＴを含むメ
モリ・セルを複数個行列に配置した半導体メモリにおい
て、同一のデータ線に属し、かつ隣り合うワード線に属
するメモリ・セルのＦＥＴのドレインもしくはソースが
共通であることを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54111763A JPS6011395B2 (ja) | 1979-09-03 | 1979-09-03 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54111763A JPS6011395B2 (ja) | 1979-09-03 | 1979-09-03 | 半導体メモリ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14805674A Division JPS5539073B2 (ja) | 1974-12-25 | 1974-12-25 |
Related Child Applications (7)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59163786A Division JPS6063796A (ja) | 1984-08-06 | 1984-08-06 | 半導体メモリ |
| JP59163783A Division JPS6063793A (ja) | 1984-08-06 | 1984-08-06 | 半導体メモリ |
| JP59163787A Division JPS6063797A (ja) | 1984-08-06 | 1984-08-06 | 半導体メモリ |
| JP59163784A Division JPS6063794A (ja) | 1984-08-06 | 1984-08-06 | 半導体メモリ |
| JP59163785A Division JPS6063795A (ja) | 1984-08-06 | 1984-08-06 | 半導体メモリ |
| JP59163788A Division JPS6063798A (ja) | 1984-08-06 | 1984-08-06 | 半導体メモリ |
| JP59163782A Division JPS6063792A (ja) | 1984-08-06 | 1984-08-06 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5534393A JPS5534393A (en) | 1980-03-10 |
| JPS6011395B2 true JPS6011395B2 (ja) | 1985-03-25 |
Family
ID=14569561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54111763A Expired JPS6011395B2 (ja) | 1979-09-03 | 1979-09-03 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6011395B2 (ja) |
-
1979
- 1979-09-03 JP JP54111763A patent/JPS6011395B2/ja not_active Expired
Non-Patent Citations (1)
| Title |
|---|
| IEEE JOURNAL OF SOLID STATE CIRCUITS=1973 * |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5534393A (en) | 1980-03-10 |
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