JPS603703B2 - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS603703B2 JPS603703B2 JP54111769A JP11176979A JPS603703B2 JP S603703 B2 JPS603703 B2 JP S603703B2 JP 54111769 A JP54111769 A JP 54111769A JP 11176979 A JP11176979 A JP 11176979A JP S603703 B2 JPS603703 B2 JP S603703B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory cell
- data line
- word line
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は半導体メモリにおけるメモリアレーの構成に関
するものである。
するものである。
従釆１ケのトランジスタで１ビツトを様成するメモリ、
たとえばＭＯＳ（Ｍｅｔａｌ−○幻ｄｅ−Ｓｅｍｉｃ−
ｏｎｄ地ｔｏｒ）メモリでは第１図，第２図のような回
路が採用されていたすなわち第１図において、たとえば
メモリセルＭＣｏを読み出す場合には、ワード線Ｗｏと
、他のデータ線Ｄｏに属するダミーワード線ＤＷ，に同
時にパルスを印加し、メモリセルＭＣｏとＤＭ，からの
読み出し信号として、２本のデータ線Ｄｏ，Ｄｏに現わ
れる微少な菱勤信号出力を、プリアンプＰＡｏのセツト
信号ＳｅｔをオンにすることによってプリアンブＰＡｏ
を動作させて増幅し、Ｄｏ，Ｄｏ のいずれか一方のデ
ータ線に現われた亀圧を検出して情報“１”，“０”を
弁別していた。
たとえばＭＯＳ（Ｍｅｔａｌ−○幻ｄｅ−Ｓｅｍｉｃ−
ｏｎｄ地ｔｏｒ）メモリでは第１図，第２図のような回
路が採用されていたすなわち第１図において、たとえば
メモリセルＭＣｏを読み出す場合には、ワード線Ｗｏと
、他のデータ線Ｄｏに属するダミーワード線ＤＷ，に同
時にパルスを印加し、メモリセルＭＣｏとＤＭ，からの
読み出し信号として、２本のデータ線Ｄｏ，Ｄｏに現わ
れる微少な菱勤信号出力を、プリアンプＰＡｏのセツト
信号ＳｅｔをオンにすることによってプリアンブＰＡｏ
を動作させて増幅し、Ｄｏ，Ｄｏ のいずれか一方のデ
ータ線に現われた亀圧を検出して情報“１”，“０”を
弁別していた。
ここで差動信号出力が発生する理由は以下の通りである
。ダミーセルＤＭ，の容量Ｃｏに記憶されている電圧は
、メモリセルＣｏに記憶されている情報“１”，“０”
に対応した電圧のほぼ中間に設定されるから、ダミーセ
ルの読み出いこよりデータ線に現われる電圧はメモリセ
ルの“１”．“０”読み出しによるデータ線電圧のほぼ
中間となる。従って、この中間値と“１”，“０”出力
との差が極性の異なる差敷信号出力となる。
。ダミーセルＤＭ，の容量Ｃｏに記憶されている電圧は
、メモリセルＣｏに記憶されている情報“１”，“０”
に対応した電圧のほぼ中間に設定されるから、ダミーセ
ルの読み出いこよりデータ線に現われる電圧はメモリセ
ルの“１”．“０”読み出しによるデータ線電圧のほぼ
中間となる。従って、この中間値と“１”，“０”出力
との差が極性の異なる差敷信号出力となる。
第２図は第１図に示す回路を複数個（例えばここでは鼠
ケ）は１チツプ内に実装しては１メモリを構成した場合
の幾何学的配置を考慮した回路の概略を示す図である。
ケ）は１チツプ内に実装しては１メモリを構成した場合
の幾何学的配置を考慮した回路の概略を示す図である。
図中白丸印がメモリセル、黒丸印がダミーセルである。
たとえば、前記のようにしてデータ線Ｄｏ に現われた
信号を外部に取り出すには、アドレス信号へによってト
ランジスタＱｏをオンにして、データ線○ｏの信号をメ
インアンプＭＡに入力して増幅し、データ出力Ｄｏ山と
して、チツプ外にとり出す。さてこのような構成での欠
点は次の点に要求される。すなわち■データ線Ｄｏ，Ｄ
ｏ に現われた蓋動の信号の片方のみをメインアンプＭ
Ａで増幅することになるので高速性の点で劣る。■片方
の信号をとり出すためにＤｏ，Ｄｏの電気タ的不平衡が
生じやすく誤動作の原因となる。
たとえば、前記のようにしてデータ線Ｄｏ に現われた
信号を外部に取り出すには、アドレス信号へによってト
ランジスタＱｏをオンにして、データ線○ｏの信号をメ
インアンプＭＡに入力して増幅し、データ出力Ｄｏ山と
して、チツプ外にとり出す。さてこのような構成での欠
点は次の点に要求される。すなわち■データ線Ｄｏ，Ｄ
ｏ に現われた蓋動の信号の片方のみをメインアンプＭ
Ａで増幅することになるので高速性の点で劣る。■片方
の信号をとり出すためにＤｏ，Ｄｏの電気タ的不平衡が
生じやすく誤動作の原因となる。
■電気的特性を平衡させるべきデータ線Ｄｏ，Ｄｏが、
チツプ内で幾何学的に近接してないために、Ｄ。，Ｄ。
に不平衡雑音が結合しやすく、プリアンプをオンにした
場合に誤動作の原因となる。こＺれらの欠的により、高
速にして、高安定なＢＩ〆モリの設計には従来限界があ
った。従って、本発明の一つの目的は、ノイズ・マージ
ンが大きく、高集積化が可能な半導体メモリを提供する
ことにある。 Ｚこの
ために、本発明の一つの実施例は「近接するデータ線を
対として読出すダイナミツク・ランダム・アクセス・メ
モリにおいて、拡散層のコンタクト部とキャパシタの中
心をむすぶ線すなわち、アクセス・トランジスタのチャ
ンネル長方向２と直交する向きにワード線を走らせると
ともに、前記ワード線そのものを上記アクセス・トラン
ジスタの制御電極すなわち、ゲートとすることによって
、雑音に強くかつ高集積のレイアウトを可能としたもの
である。 ２以下実施例で詳細に説
明する。第３図は、その回路例を示すものである。
チツプ内で幾何学的に近接してないために、Ｄ。，Ｄ。
に不平衡雑音が結合しやすく、プリアンプをオンにした
場合に誤動作の原因となる。こＺれらの欠的により、高
速にして、高安定なＢＩ〆モリの設計には従来限界があ
った。従って、本発明の一つの目的は、ノイズ・マージ
ンが大きく、高集積化が可能な半導体メモリを提供する
ことにある。 Ｚこの
ために、本発明の一つの実施例は「近接するデータ線を
対として読出すダイナミツク・ランダム・アクセス・メ
モリにおいて、拡散層のコンタクト部とキャパシタの中
心をむすぶ線すなわち、アクセス・トランジスタのチャ
ンネル長方向２と直交する向きにワード線を走らせると
ともに、前記ワード線そのものを上記アクセス・トラン
ジスタの制御電極すなわち、ゲートとすることによって
、雑音に強くかつ高集積のレイアウトを可能としたもの
である。 ２以下実施例で詳細に説
明する。第３図は、その回路例を示すものである。
すなわち差動読み出し信号が現われるデータ線対Ｄｏ，
Ｄｏを図中のように近接して平行に配置し、かつワード
線（Ｗｏ〜Ｗ６３，ＤＷｏ，ＤＷ，）の各々１本とＤｏ
，Ｄｏ の交点の中で、一方の交点のみにメモリセルを
接続する。あるメモリセル（たとえばＭＣ６３）読み出
す場合には、そのセルが接続されていないデータ線（０
。）に接続されているダミーセル（ＤＭｏ）を同時に読
み出して、データ線Ｄｏ，ｏ に現われた差動電圧をプ
リアンプＰへで有効に利用する。またプリアンプＰＡｏ
で増幅された差動信号は、デコーダの出力であるアドレ
ス信号Ａｏの印力０によってトランジスタＱｏ，Ｑｏを
通り差動のアンプＭＡに入力し、再び差動で増幅される
。このように本発明では、第３図の場合とはまったくＤ
ｏ，Ｄｏ の電気的平衡度は何ら阻害されることはない
。第４図は、Ｄｏ，Ｄｏの電気的平衡度を保ったままで
のメモリセル８ピツト）の後続法の概略図である。図中
ａ，ｂ，ｃはＤｏ，Ｄｏにそれぞれ１ケおき、２ケおき
、４ケおきにメモリセルを接続する方法である。第５図
ａ，第６図はシリコンゲートプロセスを用いて第４図ｂ
，ｃを実現するレイアウト例である。第５図ｂは第５図
ａのＡＡ′部の断面図である。図中、ポリシリコンで形
成された記憶容量形成電極ｃｐは、第１図のような、メ
モリセル内の記憶容量Ｃｏを形成するためのものである
。４００，４１川まシリコン基板６００内に形成され、
トランジスタＱを形成するためのドレィンとソース（又
はソースとドレイン）であり４２０は４１０に対応して
、Ｃｏを形成するためのドレイン（又はソース）である
。
Ｄｏを図中のように近接して平行に配置し、かつワード
線（Ｗｏ〜Ｗ６３，ＤＷｏ，ＤＷ，）の各々１本とＤｏ
，Ｄｏ の交点の中で、一方の交点のみにメモリセルを
接続する。あるメモリセル（たとえばＭＣ６３）読み出
す場合には、そのセルが接続されていないデータ線（０
。）に接続されているダミーセル（ＤＭｏ）を同時に読
み出して、データ線Ｄｏ，ｏ に現われた差動電圧をプ
リアンプＰへで有効に利用する。またプリアンプＰＡｏ
で増幅された差動信号は、デコーダの出力であるアドレ
ス信号Ａｏの印力０によってトランジスタＱｏ，Ｑｏを
通り差動のアンプＭＡに入力し、再び差動で増幅される
。このように本発明では、第３図の場合とはまったくＤ
ｏ，Ｄｏ の電気的平衡度は何ら阻害されることはない
。第４図は、Ｄｏ，Ｄｏの電気的平衡度を保ったままで
のメモリセル８ピツト）の後続法の概略図である。図中
ａ，ｂ，ｃはＤｏ，Ｄｏにそれぞれ１ケおき、２ケおき
、４ケおきにメモリセルを接続する方法である。第５図
ａ，第６図はシリコンゲートプロセスを用いて第４図ｂ
，ｃを実現するレイアウト例である。第５図ｂは第５図
ａのＡＡ′部の断面図である。図中、ポリシリコンで形
成された記憶容量形成電極ｃｐは、第１図のような、メ
モリセル内の記憶容量Ｃｏを形成するためのものである
。４００，４１川まシリコン基板６００内に形成され、
トランジスタＱを形成するためのドレィンとソース（又
はソースとドレイン）であり４２０は４１０に対応して
、Ｃｏを形成するためのドレイン（又はソース）である
。
記憶容量形成電極Ｃｐおよびワード線Ｗ別 Ｗ５９等は
ポリシリコンで形成され、データ線Ｄ，等はアルミニウ
ムで形成されている。データ線Ｄ，等とワード線Ｗ５９
等は絶縁膜２００１こより分離されている。１０川まデ
ータ線Ｄｏ，Ｄｏ等と拡散層４００とのコンタクト部で
ある。
ポリシリコンで形成され、データ線Ｄ，等はアルミニウ
ムで形成されている。データ線Ｄ，等とワード線Ｗ５９
等は絶縁膜２００１こより分離されている。１０川まデ
ータ線Ｄｏ，Ｄｏ等と拡散層４００とのコンタクト部で
ある。
記憶容量Ｃｏの形成は、ＮーチャンネルＭＯＳでは、ｃ
ｐに高電圧を加えると、その直下に形成されるチャンネ
ルとｃｐ間の容量がＣｏとなる。
ｐに高電圧を加えると、その直下に形成されるチャンネ
ルとｃｐ間の容量がＣｏとなる。
第５図を用いて動作を簡単に説明すると、ワード線たと
えばＷ６ｏにパルス電圧を印加するとトランジスタＱ（
第１図ＭＣｏ内のＱに相当）はオンとなり、Ｃｏの記憶
電圧はデータ線Ｄｏの容量とＣｏで分圧された形でＤ。
にに電圧が現われることになる。一方、これと対になる
データ線Ｄｏには、トランジスタＱが存在しないから、
出力は現われない。Ｄｏに現われる出力は、前述したよ
うにダミーセル（図中省略）からの出力だけとなる。な
お第５図から明らかなようにＤｏとＤ・におけるコンタ
クト部の拡散眉間の距離を中間にＡＩ配線が存在する夕
ために、大にできる。そのためＤｏ，Ｄ，間のパンチス
ルーが避けられる利点もある。さらに第８図の他の利点
はプリアンプＰＡｏのレイアウトが従来に比べ容易とな
ることである。すなわち従来の第１図，第２図では、互
いに一直線上にレイアウト０されているＤｏ，Ｄｏ の
中間に、メモリセルよりもはるかに占有面積大でしかも
回路構成の複雑なＰへをレイアウトしなければならず、
データ線のピツチを考えることはきわめて困難であった
。しかし第３図では、データ線のピツチ方に対して、従
来のほぼ２倍のレイアウト上の面積的余裕がでてくるの
で、レイアウトがきわめて容易となる。またプリアンプ
ＰＡｏの配置は第３図のようにＭＡ側でもよいし、ある
いはＤｏ，Ｄｏ 上の池端（Ｗ６３側）でもよい。Ｗ６
３側にＰへを配置すると第３図のごとき、片端にのみレ
イアウトの比較的困難な制御回路（Ｐへ，Ｑｏなど）が
集中することはなくなる。場合によってはプリアンプを
データ線上のＭＡ側とＷ６３側とで交互に配置すること
もできる。このように本発明によればレイアウトの自由
度を大幅に増すことができる。また第５図，第６図では
、ワード線がポリＳｊの例であるが、ワード線がＡＩの
場合にも同機にレイアウト可能で、またＡＩゲートの場
合にも同様である。
えばＷ６ｏにパルス電圧を印加するとトランジスタＱ（
第１図ＭＣｏ内のＱに相当）はオンとなり、Ｃｏの記憶
電圧はデータ線Ｄｏの容量とＣｏで分圧された形でＤ。
にに電圧が現われることになる。一方、これと対になる
データ線Ｄｏには、トランジスタＱが存在しないから、
出力は現われない。Ｄｏに現われる出力は、前述したよ
うにダミーセル（図中省略）からの出力だけとなる。な
お第５図から明らかなようにＤｏとＤ・におけるコンタ
クト部の拡散眉間の距離を中間にＡＩ配線が存在する夕
ために、大にできる。そのためＤｏ，Ｄ，間のパンチス
ルーが避けられる利点もある。さらに第８図の他の利点
はプリアンプＰＡｏのレイアウトが従来に比べ容易とな
ることである。すなわち従来の第１図，第２図では、互
いに一直線上にレイアウト０されているＤｏ，Ｄｏ の
中間に、メモリセルよりもはるかに占有面積大でしかも
回路構成の複雑なＰへをレイアウトしなければならず、
データ線のピツチを考えることはきわめて困難であった
。しかし第３図では、データ線のピツチ方に対して、従
来のほぼ２倍のレイアウト上の面積的余裕がでてくるの
で、レイアウトがきわめて容易となる。またプリアンプ
ＰＡｏの配置は第３図のようにＭＡ側でもよいし、ある
いはＤｏ，Ｄｏ 上の池端（Ｗ６３側）でもよい。Ｗ６
３側にＰへを配置すると第３図のごとき、片端にのみレ
イアウトの比較的困難な制御回路（Ｐへ，Ｑｏなど）が
集中することはなくなる。場合によってはプリアンプを
データ線上のＭＡ側とＷ６３側とで交互に配置すること
もできる。このように本発明によればレイアウトの自由
度を大幅に増すことができる。また第５図，第６図では
、ワード線がポリＳｊの例であるが、ワード線がＡＩの
場合にも同機にレイアウト可能で、またＡＩゲートの場
合にも同様である。
また本例では１ケのトランジスタで１ビツトを構成する
例であったが、データ対線から差動に信号を取り出すた
めに、ワード線との２交点の一方にのみメモリセルを接
続し、かつダミーセルを利用した第３図，第４図の考え
方を応用すれば、すべてのメモリＢＩに適用できること
は明らかである。
例であったが、データ対線から差動に信号を取り出すた
めに、ワード線との２交点の一方にのみメモリセルを接
続し、かつダミーセルを利用した第３図，第４図の考え
方を応用すれば、すべてのメモリＢＩに適用できること
は明らかである。
第３図において、ＣＤ，ＣＤはデータの書込み、謙出し
のための共通のデータ線である。以上から高速、高安定
動作のメモリＢＩが実現できることになる。
のための共通のデータ線である。以上から高速、高安定
動作のメモリＢＩが実現できることになる。
【図面の簡単な説明】
第１図，第２図は１ケのトランジスタで１ビツトを構成
する従来のメモリ構成、第３図はデータ対線の片側から
だけ読み出し信号が出力する本発明の実施例、第４図は
メモリセルの結線法、第５図，第６図はＳｉゲートを例
にしたレイアウトの実施例である。 Ｄｏ，Ｄｏ ，Ｄ，：データ線、Ｗｏ・・・Ｗ６２：ワ
ード線、ＤＷｏ，ＤＷ，：ダミーセルのワード線、ＭＣ
６，ＭＣ，：メモリセル、ＤＭｏ，ＤＭ，：ダミーセル
、Ｃｏ：記憶容量、Ｑメモリセル内トランジスタ、ＷＤ
：ワードドライバ、Ｑ〇，Ｑ。 〜Ｑ３：データ線選択用トランジスタ、へ〜Ａ６３：ア
ドレス信号、ＰＡｏ〜ＰＡ６３：ブリアンプ、ＭＡ：メ
インアンプ、Ｓｅｔ：セツト信号、ＣＰ：Ｃｏ形成用電
極。第２図第１図 第３図 第４図 第５図 第６図
する従来のメモリ構成、第３図はデータ対線の片側から
だけ読み出し信号が出力する本発明の実施例、第４図は
メモリセルの結線法、第５図，第６図はＳｉゲートを例
にしたレイアウトの実施例である。 Ｄｏ，Ｄｏ ，Ｄ，：データ線、Ｗｏ・・・Ｗ６２：ワ
ード線、ＤＷｏ，ＤＷ，：ダミーセルのワード線、ＭＣ
６，ＭＣ，：メモリセル、ＤＭｏ，ＤＭ，：ダミーセル
、Ｃｏ：記憶容量、Ｑメモリセル内トランジスタ、ＷＤ
：ワードドライバ、Ｑ〇，Ｑ。 〜Ｑ３：データ線選択用トランジスタ、へ〜Ａ６３：ア
ドレス信号、ＰＡｏ〜ＰＡ６３：ブリアンプ、ＭＡ：メ
インアンプ、Ｓｅｔ：セツト信号、ＣＰ：Ｃｏ形成用電
極。第２図第１図 第３図 第４図 第５図 第６図
Claims (1)
- １ 複数の半導体メモリ・セルと、各メモリ・セルに電
気的に結合される縦方向に延在するワード線と横方向に
延在するデータ線と、上記データ線の２つを対と成し、
前記対のデータに結合され、一方のデータ線の電位を基
準にして他方のデータ線に現われる上記メモリ・セルの
記憶信号を読み取るセンス・アンプとを有する半導体メ
モリにおいて、上記対のデータ線を平行に隣り合って配
置し、上記ワード線はそれ自体がメモリ・セル内におけ
るスイツテ手段の制御電極を構成するとともに、前記ス
イツテ手段の電流の方向は上記ワード線の走る方向とほ
ぼ直交するように配置されたことを特徴とする半導体メ
モリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54111769A JPS603703B2 (ja) | 1979-09-03 | 1979-09-03 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54111769A JPS603703B2 (ja) | 1979-09-03 | 1979-09-03 | 半導体メモリ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14805674A Division JPS5539073B2 (ja) | 1974-12-25 | 1974-12-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5534398A JPS5534398A (en) | 1980-03-10 |
| JPS603703B2 true JPS603703B2 (ja) | 1985-01-30 |
Family
ID=14569701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54111769A Expired JPS603703B2 (ja) | 1979-09-03 | 1979-09-03 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS603703B2 (ja) |
-
1979
- 1979-09-03 JP JP54111769A patent/JPS603703B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5534398A (en) | 1980-03-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4777625A (en) | Divided-bit line type dynamic semiconductor memory with main and sub-sense amplifiers | |
| USRE32708E (en) | Semiconductor memory | |
| JP3364549B2 (ja) | 半導体記憶装置 | |
| US4922460A (en) | Semiconductor memory device with folded bit line structure suitable for high density | |
| US5666319A (en) | Sense amplifier | |
| JPH05129554A (ja) | ダイナミツク型半導体記憶装置 | |
| EP0264929B1 (en) | Semiconductor memory device with improved bit line arrangement | |
| JPS63257994A (ja) | 半導体記憶装置 | |
| JP2002208277A (ja) | 半導体記憶装置のセンスアンプ制御回路 | |
| JP3464803B2 (ja) | 半導体メモリセル | |
| JP3415420B2 (ja) | 半導体集積回路装置 | |
| JP3083094B2 (ja) | ダイナミック型半導体記憶装置 | |
| JPS603703B2 (ja) | 半導体メモリ | |
| JPH0321996B2 (ja) | ||
| JPS601711B2 (ja) | 半導体メモリ | |
| JPH0554635A (ja) | 半導体メモリ装置 | |
| JP2012027983A (ja) | 半導体装置 | |
| JPS601710B2 (ja) | 半導体メモリ | |
| JPS6010393B2 (ja) | 半導体メモリ | |
| JPS603702B2 (ja) | 体導体メモリ | |
| JPS6019597B2 (ja) | 半導体メモリ | |
| JPS603704B2 (ja) | 半導体メモリ | |
| JPS6019596B2 (ja) | 半導体メモリ | |
| JP2848627B2 (ja) | ダイナミック型半導体記憶装置 | |
| JP2619414B2 (ja) | 半導体メモリ |