JPS6037055A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は情報処理装置に関し、特に記憶装置を共用する
情報処理装置に関する。

従来技術 ］ンピュータの各種処理手順がその処理の対象とするデ
ータは一般に固定のワークエリアに格納される。

ワークエリアが固定されていれば、処理手順はデータの
あり場所を決定するためにめんどうな前処理を行なう必
要がないので、処理の効率化や処理手順自体の簡略化が
図れるのである。

一方、入出力機器に係るデータに対しては夫々入カニリ
アと出カニリアが設けられている。これは、入出力機器
とのデータ転送処理をＤＭＡ手段等にまかせることによ
って自己の演算処理機能を最大限発揮させるのに有効だ
からである。この結果、従来のコンピュータ処理では単
なる入カニリアからワークエリアへのデータ移送処理、
あるいはワークエリアから出カニリアへのデータ移送処
理が頻繁に行なわれ、この移送処理にある程度の時間を
要することで全体の処理効率を著しく下げる原因となっ
ていた。

これは通常のコンピュータ処理についてのみ言えること
ではない。つまりマイクロコンピュータ相当の制御手段
と、これに接続されたプログラム機能を有しない下位の
制御手段との組合せによって各種機能の実現をさせた広
い意味での情報処理装置について言えることなのである
。

目的 本発明は上述従来技術の欠点を解決するものであり、そ
の目的とする所は、データ等の移送処理を行なわない構
成によって処理効率を大幅に向上させたｔｊ／報処理装
置を提供することにある。

実施例 以下図面に従って本発明の実施例を詳細に説明する。

第１図は本発明の概念的な１構成例を示すブロック図で
ある。図において１は情報処理装置、２〜４は特定の目
的の処理を実行するように構成された各種処理手段であ
る。

例えば、装置１が通信制御装置であるならば、２は回線
からのデータ受信管理を行なうレシーバで、４は回線へ
のデータ送信管理を行なうトランスミッタである。本発
明ではこのようなレシーバ、トランスミッタを広い意味
での情報処理手段と見なすものとする。

また、これら送受信データの上位概念の管理を行なう処
理手段としてマイクロプログラムを内蔵したマイクロプ
ロセッサ３を設けることができる。これら処理手段２〜
４は一般に自己と外部との間で独自のデータや制御のや
り取りをするために夫々独自の信号線５，６，７．を持
つであろう。例えば５が受信回線であり、７が送信回線
であり、また６がホストコンピュータ等との間のＩ１０
バスである。

更にまた処理手段２〜４はその機能上必要があれば自己
と他の処理手段との間に特定の信号をやり取りする信号
線８，９．１０を有する。このように処理手段２〜４は
特定の目的の処理を実行するように構成されたまとまり
のある機能実行手段と言うことが出来る。従って処理手
段２，３．４が夫々マイクロプロセッサ２，３，４．で
構成される場合もあるし、処理手段の数も３個に限定さ
れない。

次に１１〜１３はメモリバスであり、これを介してアド
レス指定とデータ入出力ができるようになっている。ま
た１４は独立した記憶手段１５に設けられたメモリ共通
バスである。１６は選択手段であり、この中でメモリ／
（ス１１〜１３のうちの何れかがメモリ共通バス１４に
接続される。そして選択的に時分割してこの接続の制御
を行なう信号は夫々選択線１７，１８，１９４こよって
与えられる。

記憶手段１５が時分割して選択的に使用されるためには
処理手段２〜４の間で記憶手段１５の同時選択をしない
ための一定の制御が為されなくてはならない。２０は処
理手段間を結ぶ共通／＜スであり、各処理手段は記憶手
段１５の同時選択を回避するために記憶手段の使用状態
が互いに解るよう、この共通バス２０を介して使用に関
する情報のやり取りを行なうものである。例えば処理手
段３がデータの上位概念の管理を行なうマイクロプロセ
ッサであるなら、これに記憶手段１５の選択的使用の一
括した管理制御をまかせてもよい。この場合は、例えば
処理手段３が処理手段２と４からの記憶手段使用要求を
管理し、かつ記憶手段の適正な使用許可指令を処理手段
２と４に与える如くして一括した管理制御が為される。

あるいは処理手段２と３が同位概念の処理手段として構
成されるなら、２つの処理手段の間では使用要求のステ
ータス情報をやり取りして、かつ使用要求の発生順位及
び要求内容の優先順位等も考慮した手順に従って、記憶
手段１５の選択的使用が為される。

また、使用の管理情報を受け取った情報処理手段がその
後、独自の制御下で記憶手段を選択し、かつ使用をする
構成を採用すれば、上述の如く複数の情報処理手段が同
位概念の処理手段である場合には、下位の複雑な管理制
御がそれらに分担されて単純化される効果が生じ、また
装置全体としての管理制御方式も統一化されるという効
果を生じる。　更にまた上述した如き、独立した記憶手
段、あるいは後述する複数の独立した記憶手段について
も言えることであるが、その具体的構成はＲＡＭ　、Ｒ
ＯＭ等通常のメモリ構成に限られるものではなく、レジ
スタやシフトレジスタ等によっても構成されるものであ
ることは明らかである。

ｗＳ２図は複数の記憶手段を設けた場合の更に概念的な
工構成例を示すブロック図である。

図において、第１図と同等の機能を有するものには同一
番号を付した。ここでは独立した記憶手段の数を２個と
したので新たに選択手段２１とメモリ共通バス２２と及
び記憶手段２３の構成が４＝Ｊ加されている。

また、図ではメモリバス１１と選択線１７とを１木の線
で代表させ、他も同様とした。第２図の構成の機能にお
いて異なることは、例えば処理手段２に２つのうち何れ
の記憶手段を更に選択するかの情報の管理を含むことで
ある。この意味で記憶手段１５．２３の管理制御を行な
う手順が多少複雑になるが、それは第１図に対する場合
の管理制御手順が単に量的に増えるだけであって、何ら
特別な制御が要求されるものでないことは容易に想像で
きる。この点は後述する具体的な実施例の説明において
明らかとなろう。

また第２図の構成に従えば、複数の処理手段が同１１か
に複数の独立した記憶手段を夫々占有できることになり
、処理効率が一段と向上するという効果を発揮するので
ある。この意味において情報処理装置ｌの処理目的に応
じた最適の数の、かつ最適の記憶容量の独立した記憶手
段が設けられる。

第３図は本発明に係る一実施例のデータ通信装置の構成
を示すブロック図である。

図において５００は受信回線、２００は受信制御回路で
ある。実施例の受信制御回路２００はマイクロプロセッ
サ等を内蔵するものではないが、受信フレームの解析、
ＣＲＣ検査等、回線レベルの制御が自動的の行なわれる
構成のものである。

３００はプログラムを内蔵するマイクロプロセッサ（Ｍ
ＰＵ）であり、図示しないが内蔵のＲＯＭに格納された
プログラムに従って動作し、ワーキングエリアとして適
当な容量のＲＡＭも内蔵している。ＭＰＵ３００は受信
データの内容解析、応答フレームの作成、送信データの
作成等、」三位概念の管理制御を掌る。又、図示しない
が、必要ならば外部のホストコンピュータ、あるいは外
部接続機器との間でコミュニケーションやデータの転送
も行なえる構成も含むものである。４００は送信制御回
路で上述した受信制御回路２００と同様に回線レベルの
送信制御が自動的に行なわれる構成のものである。送信
データは送信回線７００を介して送られる。

次に１１１は受信制御回路２００のアドレスバスであり
、受信制御回路２００は独自で管理可能なアドレスでも
ってＲＡＭ１５０又はＲＡＭ２３０をアクセスできるよ
うになっている。１７０はアドレスバス１１１に対して
上位ビット側に相当するＲＡＭ選択線であり、その選択
コード情報はデコーダ１７１によってデコードされて夫
々ゲート選択線１７２，１７３に振り分けられている。

例えばコード情報の０は不使用で、■はＲＡＭ１５０の
使用指定、２はＲＡＭ２３０の使用指定等である。１１
２は受信制御回路２００のデータバスであり、主にデー
タの書き込み用として用いられる。

同様にして１２１はＭＰＵ　３００のアドレスバス、１
８０は上位ビット側に相当するＲＡＭ選択線、１８１は
デコーダ、１８２と１８３はゲート選択線、１２２はデ
ータバスである。ＭＰＵ３００は自己のメモリを内蔵し
ているからアドレスの分配はこれらメモリとＲＡＭＩ　
５０　、ＲＡＭ２３０とが同一アドレス空間に重複する
ことのないように構成されている。従ってＭＰＵ３ｏｏ
がら見れば、必ずしもこうする必要はないが、内蔵のメ
モリとＲＡＭ１５０，２３０とが連続した空間に配され
ており、使い易くなっている。但し、後述する如（ＭＰ
Ｕ３００がＲＡＭ１５０とＲＡＭ２３０を常時使用でき
るわけではないから、その使用の可否は自己のソフトウ
ェアによって管理されている。このような制限はあるに
せよ、ＭＰＵ３００は自己のメモリと共通のメモリバス
でＲＡＭ１５０．２３０をアクセスできる構成であるか
ら通常のインストラクションの実行でＲＡＭ１５０．２
３０の内容を使用できることは明らかである。

１３１は送信制御回路４００のアドレスバスてあり、送
信制御回路４００は独自で管理可能なアドレスでもって
ＲＡＭＩ　５０又はＲＡＭ２３０をアクセスできるよう
になっている。１９０はアドレスバス１３１に対して上
位ビット側に相当するＲＡＭ選択線であり、その選択コ
ード情報はデコーダ１９１によってデコードされて夫々
ゲート選択線１９２，１９３に振り分けられている。１
３２は送信制御回路４００のデータバスであり、主にデ
ータの読み出し用である。

１６１〜１６３及び２１１〜２１３はゲート回路であり
、夫々受信制御回路２００．ＭＰＵ３００、送信制御回
路４００からのアドレスバス情報をゲート制御する。つ
まり、例えば受信制御回路２００のゲート選択線１７２
の信号が１（選択）であるときに、アドレスバス１１１
の内容をＲＡＭ１５０のアドレス共通バス１４１に出力
してＲＡＭ１５０のアドレッシングを可能とするもので
ある。各ゲート回路の出力は３ステ一トロジツク回路で
接続されており、選択の行なわれなかった他のゲート回
路１６２，１６３の出力はアドレス共通バス１４１に何
ら影響を与えない。また、１６４〜１６６及び２１４〜
２１６は双方向ゲート回路であり、同様にしてデータバ
ス１１２，１２２．１３２上のデータ情報をゲート制御
する。つまり、例えば送信制御回路４００のゲート選択
線１９２の信号が１であるときにデータ共通バス１４２
」二の読み出しデータは双方向ゲート回路１６６を介し
て送信制御回路４００に読み込まれるが、選択の行なわ
れなかった他の双方向ゲート回路１６４，１６５からは
データ共通バス１４２上の読み出しデータの出力が阻止
される。また逆にデータの書き込みの場合の動作も同様
である。

２０００は受信制御回路２００とＭＰＵ３００と送信制
御回路４００とを結ぶ共通バスである。

実施例ではＭＰＵ３００が上位概念のデータ管理と管理
データの送信制御とを行なう構成としたので、ＭＰＵ３
００がこれら下位の制御回路２００．４００とのコミュ
ニケーションを行なえるようにするために設けられた共
通バスである。つまり、ＭＰＵ３００から見たときは受
信制御回路２００も送信制御回路４００も共に個々のＩ
１０機器として取り扱うことが可能であり、この意味で
共通バス２０００は通常のマイクロプロセッサが有する
Ｉ１０バスによって構成されている。従って共通バス２
０００を介してＭＰＵ３００は各種ステータス情報やア
ドレス情報の送受信、制御命令の送信等を行なえるよう
になっている。ここでアドレス情報の送信については後
述するが、アドレス情報の受信とは各制御回路２００，
４００がどこまでＲＡＭアクセスを進めたか等について
知る要求があるときに有効である。

以上の構成において、データ通信制御手順に従い、送受
信データがどのように取り扱われるかについて以下に説
明する。

装置が受信待ちの状態のとき、ＭＰＵ　３００は例えば
ＲＡＭ１５０を受信制御回路２００に割り当てる。この
割り当て制御においてＭＰＵ３００は共通パス２０００
を介してＲＡＭＩ　５０の受信開始番地と、必要ならば
受信エリアの上限を定める値を与える。受信制御回路２
００はＤＭＡ機能に相当する構成を有し、これによって
受信フレームのデータを指定された受信開始番地から１
文字づつ自動的に繰り上げて記憶させる制御が行なわれ
る。

また、指定された受信開始番地の上位ビット側のコード
はデコーダ１７１に与えられてＲＡＭｌ５０に係るゲー
ト回路１６１と１６４を付勢する信号に変換される。Ｍ
ＰＵ３．ＯＯｉｉＲＡＭｌ　５０を受信制御回路２００
に割り当てた場合はこの状態を自己の管理テーブルに格
納して使用状況の管理をする。以下、同様である。

また、割り当てられたときのＲＡＭ１５０の内容は受信
データのために空白であってもよいが、後に行なう応答
フレームの送信の便を考慮して、予め数種の応答フレー
ムデータが格納されている。応答フレームデータの典型
的なものは、ＡＣＫ　、ＮＡＫ　、ＥＯＴ等である。こ
のように固定して保持することの可能な応答フレームの
データは、ＭＰＵ３００がＲＡＭＩ　５０を受信制御回
路２００に割り当てる前に、自己に接続した状態におい
て作成される。

さて、受信制御回路２００がフレーム受信を完了すると
、ＭＰＵ３００に対して受信完了信号ＲｘＥＮＤを出力
する。ＭＰＵ３００はこの信号を受け取ると受信制御回
路２００によるＲＡＭｌ５０の使用を解除させ、かつＲ
ＡＭ１５０を自己のメモリとして接続する。

また、受信制御回路２００が引き続き別フレームを受信
する可能性があるならばＲＡＭ２３０を受信制御回路２
００に接続させる制御が行なわれる。次にＭＰＵ　３０
０はＲＡＭ１５０の受信データを解析して上位概念での
応答フレームの選択を決定する。ＭＰＵ３００はこの決
定が終了するとＲＡＭＩ　５０を送信制御回路４００に
接続させる。この接続のためにＭＰＵ　３００が共通パ
ス２０００を介して送信制御回路４００に与える送信開
始番地は選択された応答フレームの格納されている先頭
番地である。同様にして送信制御回路４００もＤＭＡ機
能に相当する構成を有し、さらに応答フレームの最終番
地に相当する値がＭＰＵ３００から与えられる。デコー
ダ１９１は送信開始番地の」三位ビット側のコードをデ
コードしてＲＡＭ１５０に係るゲート回路１６３，１６
６を付勢する。ＲＡＭ１５０から読み出されるデータは
送信制御回路４００において必要なフォーマツティング
を施されて送信回線７００から送出される。

また、受信制御回路２００において回線レベルのエラー
が発見される場合もあるが、ＭＰＵ　３００は信号Ｒｘ
ＥＮＤと共に共通バス２０００を介して、このエラース
テータスを読み込むことができる。従ってこの場合、Ｍ
ＰＵ３００はＲＡＭｌ５０の受信データを解析すること
なしに直ちにＲＡＭ１５０を送信制御回路４００へ接続
することが可能である。このようにして極めて高速のデ
ータ移送の効果が単なるＲＡＭの切り替えで得られるの
である。

また、ＭＰＵ３００が独自の送信要求を持つ場合は、例
えばＲＡＭ２３０をＭＰＵ３００に接続してここに直接
送信データフレームを作成し、次にＲＡＭ２３０を送信
制御回路４００に接続すればよい。

実質的な送信開始はＭＰＵ　３００からの送信開始信号
ＴｘＳＴＡＲＴによって与えられ、またフレームの送信
が完了すると送信完了信号ＴｘＥＮＤが送信制御回路４
００から返送される。そしてこのようなＲＡＭの接続の
変更があるたびに、ＭＰＵ３００は自己の有するＲＡＭ
使用状ｙＮｉの管理テーブルを更新してＲＡＭの切替え
と使用管理をするのである。

効果 以上述べた如く本発明によれば、処理に応じてメモリを
切り替える構成を採用することで従来各処理に付随して
必要とされたデータ等の移送処理が省略できることにな
り、処理効率の大幅な向上が可能となった。

更に、メモリを複式にすることで、複数の情報処理手段
の同時並行処理も可能であり、処理効率の向上は著しい
。

【図面の簡単な説明】

第１図は本発明の概念的な一構成例を示すブロック図、 第２図は複数の記憶手段を有する場合の概念的な一構成
例を示すブロック図、 第３図は本発明に係る一実施例のデータ通信装置の構成
を示すブロック図である。 ここで、１・・・情報処理装置、２〜４・・・処理手段
、５〜７・・・信号線、８〜ｌＯ・・・信号線、１１−
１３・・・メモリパス、１４・・・メモリ共通パス、１
５・・・記憶手段、１６・・・選択手段、１７〜１９・
・・選択線、２０・・・共通バス、２１・・・選択手段
、２２・・・メモリ共通バス、２３・・・記憶手段であ
る。

Claims (4)

【特許請求の範囲】
1. （１）関連を有する複数の情報処理手段と、少なくとも
   １つの独立した情報記憶手段と、前記複数の情報処理手
   段の有するメモリバスを前記少なくとも１つの独立した
   情報記憶手段のメモリ共通パスに選択的に接続するバス
   選択手段を備えることを特徴とする情報処理装置。
2. （２）関連を有する複数の情報処理手段は２以上の独立
   した情報記憶手段を時分割して利用し、かつ独立した情
   報記憶手段の数と同数の情報処理手段は各独立した情報
   記憶手段を夫々並行して使用可能であることを特徴とす
   る特許請求の範囲第１項に記載の情報処理装置。
3. （３）少なくともｌの情報処理手段がマイクロプロセッ
   サであるときに、該マイクロプロセッサ独自の内部メモ
   リパスが独立した情報記憶手段のメモリ共通パスに接続
   されることを特徴とする特許請求の範囲第１項に記載の
   情報処理装置。
4. （４）マイクロプロセッサは独自の内部メモリパスで常
   時使用可能な独自の内部情報記憶手段を有することを特
   徴とする特許請求の範囲第３項に記載の情報処理装置。