JPS6037664B2 - 同期はずれ検出回路 - Google Patents
同期はずれ検出回路Info
- Publication number
- JPS6037664B2 JPS6037664B2 JP55108544A JP10854480A JPS6037664B2 JP S6037664 B2 JPS6037664 B2 JP S6037664B2 JP 55108544 A JP55108544 A JP 55108544A JP 10854480 A JP10854480 A JP 10854480A JP S6037664 B2 JPS6037664 B2 JP S6037664B2
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- JP
- Japan
- Prior art keywords
- frequency
- output
- reference signal
- circuit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
この発明は、位相制御系における同期はずれ検出回路に
関するものである。
関するものである。
この位相制御系を、一般によく知られているＰＬＬ（Ｐ
ｈａｓｅＬｏｃｋｅｄＬｏｏｐ）回路を例にして以下説
明する。
ｈａｓｅＬｏｃｋｅｄＬｏｏｐ）回路を例にして以下説
明する。
第３図はＰＬＬ回路のブロックで、１は電圧制御発振器
（Ｖｏｌｔａ鉾 Ｃｏｎｔｒｏｌｅｄ ○ｓｃｉｌｌａ
ｔｏｒ；以下ＶＣＯと称す）を示す。
（Ｖｏｌｔａ鉾 Ｃｏｎｔｒｏｌｅｄ ○ｓｃｉｌｌａ
ｔｏｒ；以下ＶＣＯと称す）を示す。
このＶＣＯＩの出力信号と、基準信号発振器４からの基
準信号とを位相比較器（ＰＳＤ）３にて位相比較し、上
記位相比較器３の出力を上記ＶＣＯＩに印加し、位相の
同期化を行なう。なお、図中、１３はＶＣＯＩの出力端
子である。ＶＣＯＩは位相比較器３の出力制御信号電圧
によって発振周波数が決定される発振器であり、その出
力は位相比較器３に印加され、ＰＬＬの帰還系を形成し
ている。
準信号とを位相比較器（ＰＳＤ）３にて位相比較し、上
記位相比較器３の出力を上記ＶＣＯＩに印加し、位相の
同期化を行なう。なお、図中、１３はＶＣＯＩの出力端
子である。ＶＣＯＩは位相比較器３の出力制御信号電圧
によって発振周波数が決定される発振器であり、その出
力は位相比較器３に印加され、ＰＬＬの帰還系を形成し
ている。
第４図は、上記位相比較器３の出力誤差電圧をＶｅとし
たときにおけるＰＬＬの周波数追従特性を示す。
たときにおけるＰＬＬの周波数追従特性を示す。
第３図の構成において、いま、ＶＣＯＩが中心周波数ら
で発振しているとき、操換し周波数ｆの入力信号を印加
し、その入力信号周波数ｆを周波数の低い方から高い方
へ漸次上昇させると、ｆ干ｆｌにおいて、ＰＬＬは入力
信号に引き込まれ、ｆがｆ２に到達するまで、入力信号
と同じ周波数で上記ＶＣＯＩが同期発振する。
で発振しているとき、操換し周波数ｆの入力信号を印加
し、その入力信号周波数ｆを周波数の低い方から高い方
へ漸次上昇させると、ｆ干ｆｌにおいて、ＰＬＬは入力
信号に引き込まれ、ｆがｆ２に到達するまで、入力信号
と同じ周波数で上記ＶＣＯＩが同期発振する。
ｆ＝ｆ２において同期がはずれると、ＶＣＯＩの発振周
波数ｆはけこ戻る。つぎに、入力信号周波数ｆを周波数
の高い方から低い方へ漸次下降させると、ｆ＝ｆ３にお
いて、ＰＬＬは入力信号に引き込まれ、ｆがｆ４に到達
するまで、入力信号と同じ周波数で上記ＶＣＯＩが同期
発振する。ｆ＝ｆ４において同期がはずれると、ＶＣＯ
Ｉの発振周波数ｆはけこ戻る。上記したｆｌ＞ｆ＞ｆ３
の範囲２△℃を周波数引込み範囲（プルインレンジ；Ｐ
ｕｌｌｉｎｒａｎｇｅ）、また、ｆ２＞ｆ＞ｆ４の範囲
２△山をロック範囲（山ｃｋｒａｎ繋）、さらに、ｆ６
＞ｆ＞ｆ５の範囲２△山一ｉｎを位相引込み範囲（ロッ
クィンレンジ；山ｃｋ−ｊｎｒａｎ鱒）という。
波数ｆはけこ戻る。つぎに、入力信号周波数ｆを周波数
の高い方から低い方へ漸次下降させると、ｆ＝ｆ３にお
いて、ＰＬＬは入力信号に引き込まれ、ｆがｆ４に到達
するまで、入力信号と同じ周波数で上記ＶＣＯＩが同期
発振する。ｆ＝ｆ４において同期がはずれると、ＶＣＯ
Ｉの発振周波数ｆはけこ戻る。上記したｆｌ＞ｆ＞ｆ３
の範囲２△℃を周波数引込み範囲（プルインレンジ；Ｐ
ｕｌｌｉｎｒａｎｇｅ）、また、ｆ２＞ｆ＞ｆ４の範囲
２△山をロック範囲（山ｃｋｒａｎ繋）、さらに、ｆ６
＞ｆ＞ｆ５の範囲２△山一ｉｎを位相引込み範囲（ロッ
クィンレンジ；山ｃｋ−ｊｎｒａｎ鱒）という。
ＰＬＬに信号が印加されるまでは、位相比較器３の出力
電圧はなく、位相制御系はオープン状態にあり、一般的
に、入力信号の周波数と位相とは、旨走発振状態にある
ＶＣＯＩのそれらと同期関係にないため一致していない
。
電圧はなく、位相制御系はオープン状態にあり、一般的
に、入力信号の周波数と位相とは、旨走発振状態にある
ＶＣＯＩのそれらと同期関係にないため一致していない
。
そのため、まず周波数引込み範囲で周波数が近接したの
ち、位相引込みで同期するといった２段の範囲で同期す
るものと考えることができる。すなわち、周波数の異な
る入力信号が位相比較器３に印加されると、この位相比
較器３は非直線動作特性を有するためミキサとしての動
作を行ない、ＶＣＯＩの出力信号を局部発振信号として
両信号の周波数差に対応するビート（うなり）信号出力
を発生する。
ち、位相引込みで同期するといった２段の範囲で同期す
るものと考えることができる。すなわち、周波数の異な
る入力信号が位相比較器３に印加されると、この位相比
較器３は非直線動作特性を有するためミキサとしての動
作を行ない、ＶＣＯＩの出力信号を局部発振信号として
両信号の周波数差に対応するビート（うなり）信号出力
を発生する。
このビート周波数が、孫の特性で決定される特定の値以
下であると、漸次ＶＣＯＩは周波数差を短縮して同期す
るけれども、その範囲外では周波数の接近・離脱を操返
えすのみで、平均周波数の減少はなく、同期することが
できない。
下であると、漸次ＶＣＯＩは周波数差を短縮して同期す
るけれども、その範囲外では周波数の接近・離脱を操返
えすのみで、平均周波数の減少はなく、同期することが
できない。
ところが、ビート周波数にＰＬＬが応答できれば、ビー
ト信号波形の正の半サイクルでＶＣＯＩの発振周波数を
入力周波数に近づけ、負の半サイクルでは逆に遠ざける
ように作用する。
ト信号波形の正の半サイクルでＶＣＯＩの発振周波数を
入力周波数に近づけ、負の半サイクルでは逆に遠ざける
ように作用する。
このためビート波形に変化が生じ、正の半サイクルでは
ゆるやかに変化し、負の半サイクルでは早くなり、その
結果、ビート波形の１サイクルで平均の直流レベルが正
の方へ片寄り、この直流分でＶＣＯＩの周波数が入力信
号に近より周波数差を短縮する。すると、さらに大きな
直流分が発生し、漸次正帰還効果で加速的に周波数を追
従してゆく。この範囲がプルィンないし周波数引込み過
程である。つぎに、ある程度以下の周波数差となると、
ビート波形にＰＬＬの応答が完全に追従できるようにな
って同期が確立する。
ゆるやかに変化し、負の半サイクルでは早くなり、その
結果、ビート波形の１サイクルで平均の直流レベルが正
の方へ片寄り、この直流分でＶＣＯＩの周波数が入力信
号に近より周波数差を短縮する。すると、さらに大きな
直流分が発生し、漸次正帰還効果で加速的に周波数を追
従してゆく。この範囲がプルィンないし周波数引込み過
程である。つぎに、ある程度以下の周波数差となると、
ビート波形にＰＬＬの応答が完全に追従できるようにな
って同期が確立する。
この過程がロックィンないし位相引込みである。このよ
うにＰＬＬが入力信号周波数と同期に要する時間は、プ
ルィンの周波数引込み時間と、ロックィンの位相引込み
時間との和で表わされる。
うにＰＬＬが入力信号周波数と同期に要する時間は、プ
ルィンの周波数引込み時間と、ロックィンの位相引込み
時間との和で表わされる。
上記のような位相制御系における同期はずれを検出する
回路として種々のものが存在するが、それらにおいては
、同期はずれの検出時間または同期はずれ検出の分解能
（どれだけはずれると同期はずれとみなすかということ
）のいずれかの点で不十分であり、これらを同時に満足
することはできなかった。この発明は、上記のような従
来の欠点を除き、短時間で同期はずれを検出でき、しか
も分解館の高い同期はずれ検出回路を提供することを目
的とする。
回路として種々のものが存在するが、それらにおいては
、同期はずれの検出時間または同期はずれ検出の分解能
（どれだけはずれると同期はずれとみなすかということ
）のいずれかの点で不十分であり、これらを同時に満足
することはできなかった。この発明は、上記のような従
来の欠点を除き、短時間で同期はずれを検出でき、しか
も分解館の高い同期はずれ検出回路を提供することを目
的とする。
以下、この発明の一実施例を図について説明する。
第１図において、１は電圧制御発振器２はＶＣＯＩの出
力を分間するための可変分周器、３は基準信号発振器４
の基準出力と可変分周器２の出力とを位相比較するため
の位相比較器で、位相比較器３の出力はＶＣＯＩに与え
られ、これによってＶＣＯＩの発振周波数が制御される
。５は基準信号を１／８に分周する分周器、６，７はい
ずれも１／２分周器で、これらはカゥンタ１ ０を構成
し、ＶＣＯＩの出力を分間する。
力を分間するための可変分周器、３は基準信号発振器４
の基準出力と可変分周器２の出力とを位相比較するため
の位相比較器で、位相比較器３の出力はＶＣＯＩに与え
られ、これによってＶＣＯＩの発振周波数が制御される
。５は基準信号を１／８に分周する分周器、６，７はい
ずれも１／２分周器で、これらはカゥンタ１ ０を構成
し、ＶＣＯＩの出力を分間する。
８は分周器６および７の出力を発振するゲート回路、９
はゲート回路８の出力を記憶する記憶回路である。
はゲート回路８の出力を記憶する記憶回路である。
また、分周器５の出力は分周器６，７に与えられて、こ
れらをセットまたはリセットするとともに、記憶回路９
に与えられてこれをトリガし、記憶状態を変更させる。
つぎに動作について述べる。
れらをセットまたはリセットするとともに、記憶回路９
に与えられてこれをトリガし、記憶状態を変更させる。
つぎに動作について述べる。
ＶＣＯＩの出力は、可変分周器２で分周され、ほぼ基準
信号の周波数と等しい周波数の信号に変換されて、位相
比較器３に与えられる。位相比較器３は上記２つの信号
の位相差を比較し、位相差に応じた出力をＶＣＯＩへ与
える。これによってＶＣＯＩの発振周波数が制御され、
結局ＶＣＯＩの発振周波数ｆｏは、ら＝ｎ×ｆｒとなる
。ここで、ｎ：可変分周器２の分筒比、ｈ：基準信号の
周波数である。したがって、同期状態においては、第２
図に示すように、基準信号の１パルス区間にｎ個のＶＣ
Ｏ出力パルスが生じているので、分闇器５の出力の半分
の区間、たとえばＢの区間には、４ｎ個のＶＣＯ出力パ
ルスがあることになる。
信号の周波数と等しい周波数の信号に変換されて、位相
比較器３に与えられる。位相比較器３は上記２つの信号
の位相差を比較し、位相差に応じた出力をＶＣＯＩへ与
える。これによってＶＣＯＩの発振周波数が制御され、
結局ＶＣＯＩの発振周波数ｆｏは、ら＝ｎ×ｆｒとなる
。ここで、ｎ：可変分周器２の分筒比、ｈ：基準信号の
周波数である。したがって、同期状態においては、第２
図に示すように、基準信号の１パルス区間にｎ個のＶＣ
Ｏ出力パルスが生じているので、分闇器５の出力の半分
の区間、たとえばＢの区間には、４ｎ個のＶＣＯ出力パ
ルスがあることになる。
このことは、可変分席器２の分周比ｎを変化させても、
Ｂの区間に入るパルスの数は必ず４の整数倍になってい
ることを意味している。それゆえ、分周器５の出力のＡ
の区間におし、て、分周器６，７をリセット状態（この
状態においては、分周器６，７はいずれも“０”である
と仮定し、これをカウンター０の出力状態として（０，
０）と表示することにする）に保ち、Ｂの区間だけセッ
ト状態にして動作させれば、Ｂの区間の終り‘こは、カ
ゥソタ１０の出力状態は、ｎの値にかかわらず（１，１
）に変化している。
Ｂの区間に入るパルスの数は必ず４の整数倍になってい
ることを意味している。それゆえ、分周器５の出力のＡ
の区間におし、て、分周器６，７をリセット状態（この
状態においては、分周器６，７はいずれも“０”である
と仮定し、これをカウンター０の出力状態として（０，
０）と表示することにする）に保ち、Ｂの区間だけセッ
ト状態にして動作させれば、Ｂの区間の終り‘こは、カ
ゥソタ１０の出力状態は、ｎの値にかかわらず（１，１
）に変化している。
ただし、カウンター０は１パルスごとに、（０，０）→
（０，１）→（１，０）→（１，１）→（０，０）→・
・・のように出力状態が変化するものと仮定する。した
がって、今たとえば２パルスだけ周波数がずれたとする
と、Ｂの区間の終りにはカゥンタ１０の出力状態は（０
，１）となる。
（０，１）→（１，０）→（１，１）→（０，０）→・
・・のように出力状態が変化するものと仮定する。した
がって、今たとえば２パルスだけ周波数がずれたとする
と、Ｂの区間の終りにはカゥンタ１０の出力状態は（０
，１）となる。
ここで、ゲート回路８を、（０，１）の状態のみを同期
はずれとして判別するように設計しておけば、上記２パ
ルス分のずれを同期はずれとして判別することができる
。一方、（１，１），（０，０），（１，０）について
は正常状態として判別される。これらの判別結果はＢの
区間の終りに記憶回路９に記憶される。なお、上記の場
合において、本来の正常状態である（１，１）のほかに
、その両隣の（０，０），（１，０）の状態をも正常状
態として判別するようにしているのは、カウンター０の
出力の変化時点と分周器５の出力の変化時点とがたまた
まほぼ等しくなった場合に、回路素子（ＩＣなど）が誤
動作しても、なお正常範囲にとどめておくためである。
はずれとして判別するように設計しておけば、上記２パ
ルス分のずれを同期はずれとして判別することができる
。一方、（１，１），（０，０），（１，０）について
は正常状態として判別される。これらの判別結果はＢの
区間の終りに記憶回路９に記憶される。なお、上記の場
合において、本来の正常状態である（１，１）のほかに
、その両隣の（０，０），（１，０）の状態をも正常状
態として判別するようにしているのは、カウンター０の
出力の変化時点と分周器５の出力の変化時点とがたまた
まほぼ等しくなった場合に、回路素子（ＩＣなど）が誤
動作しても、なお正常範囲にとどめておくためである。
以上の説明から明らかなように、第１図の回の分解態と
しては、４ｎパルス中２パルス以上周・数がずれた場合
に同期はずれ判別が可能となるが、一般にｎは可変分周
器２によって大きく選定できるので、上記分解能は通常
の分解能に比べてきわめて高いものになる。
しては、４ｎパルス中２パルス以上周・数がずれた場合
に同期はずれ判別が可能となるが、一般にｎは可変分周
器２によって大きく選定できるので、上記分解能は通常
の分解能に比べてきわめて高いものになる。
また、検出時間は、２パルスずれている場合基準信号の
８クロック分であり、これもまた非常な短時間であるこ
とがわかる。さらに、回路も通常のＩＣを２〜３個程度
用いることにより簡単に構成できる。なお、第１図の回
路においては、同期はずれ検出出力として、散発的にパ
ルスが発生するだけであるが、これを引きのばすために
は、パルス引きのばし回路を付加すればよい。
８クロック分であり、これもまた非常な短時間であるこ
とがわかる。さらに、回路も通常のＩＣを２〜３個程度
用いることにより簡単に構成できる。なお、第１図の回
路においては、同期はずれ検出出力として、散発的にパ
ルスが発生するだけであるが、これを引きのばすために
は、パルス引きのばし回路を付加すればよい。
また、上記実施例では、カウンタ１０と分周器５の分周
比をそれぞれ１′４，１／８としたが、これらを適宜変
えてもよいことは当然であり、適当な検出時間と分解能
の特性を得るための設計が可能である。以上述べたよう
に、この発明によれば、検出時間が短か〈かつ分解能の
高い同期はずれ検出回路を簡単に得ることができる。
比をそれぞれ１′４，１／８としたが、これらを適宜変
えてもよいことは当然であり、適当な検出時間と分解能
の特性を得るための設計が可能である。以上述べたよう
に、この発明によれば、検出時間が短か〈かつ分解能の
高い同期はずれ検出回路を簡単に得ることができる。
第１図はこの発明の同期はずれ回路の一実施例を示すブ
ロック図、第２図は第１図の回路の動作を説明するため
のチャート、第３図は従来のＶＣＯを用いたＰＬＬの一
例を示すブロック回路図、第４図は第３図に示したＶＣ
Ｏの動作特性図である。 １・・・電圧制御発振器、２・・・可変分周器、３・・
・位相比較器、４・・・基準信号発振器、５，６，７・
・・分周器、８・・・ゲート回路、９・・・記憶回路。 第２図第１図 第３図 第４図
ロック図、第２図は第１図の回路の動作を説明するため
のチャート、第３図は従来のＶＣＯを用いたＰＬＬの一
例を示すブロック回路図、第４図は第３図に示したＶＣ
Ｏの動作特性図である。 １・・・電圧制御発振器、２・・・可変分周器、３・・
・位相比較器、４・・・基準信号発振器、５，６，７・
・・分周器、８・・・ゲート回路、９・・・記憶回路。 第２図第１図 第３図 第４図
Claims (1)
- １ 基準信号を発生する基準信号発振器と、この基準信
号発振器からの基準信号を一方の入力とする位相比較器
と、この位相比較器からの出力制御信号により発振周波
数が制御される電圧制御発振器とを具備し、この電圧制
御発振器の出力信号を上記位相比較器の他方の入力とす
る位相制御系における同期はずれ検出回路において、上
記電圧制御発振器の出力信号を可変に分周して上記位相
比較器の他方の入力として印加する可変分周器と、上記
基準信号を分周する第１の分周器と、上記電圧制御発振
器の出力信号を分周する第２の分周器と、この第２の分
周器の出力状態にもとずいて同期はずれを判別するゲー
ト回路と、このゲート回路の出力を記憶する記憶回路と
を備え、上記第１の分周器の出力で第２の分周器をセツ
トまたはリセツトするとともに記憶回路の記憶状態を変
更するようにしたことを特徴とする同期はずれ検出回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55108544A JPS6037664B2 (ja) | 1980-08-04 | 1980-08-04 | 同期はずれ検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55108544A JPS6037664B2 (ja) | 1980-08-04 | 1980-08-04 | 同期はずれ検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5732157A JPS5732157A (en) | 1982-02-20 |
| JPS6037664B2 true JPS6037664B2 (ja) | 1985-08-27 |
Family
ID=14487509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55108544A Expired JPS6037664B2 (ja) | 1980-08-04 | 1980-08-04 | 同期はずれ検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6037664B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4768279B2 (ja) * | 2005-02-04 | 2011-09-07 | クローバー電子工業株式会社 | ペースト印刷装置 |
-
1980
- 1980-08-04 JP JP55108544A patent/JPS6037664B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5732157A (en) | 1982-02-20 |
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