JPS6037760Y2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6037760Y2 JPS6037760Y2 JP11118076U JP11118076U JPS6037760Y2 JP S6037760 Y2 JPS6037760 Y2 JP S6037760Y2 JP 11118076 U JP11118076 U JP 11118076U JP 11118076 U JP11118076 U JP 11118076U JP S6037760 Y2 JPS6037760 Y2 JP S6037760Y2
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- JP
- Japan
- Prior art keywords
- memory
- memory cell
- column
- lines
- pass line
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Description
【考案の詳細な説明】
本考案は、複数個のメモリセルを同一半導体基板上に集
積化してなる半導体記憶装置の構造に関するものである
。
積化してなる半導体記憶装置の構造に関するものである
。
半導体記憶装置の発展は目覚しく、とくにＭＯＳ形の半
導体記憶装置は磁気メモリを駆逐して、はとんどのコン
ピュータの主記憶装置に使用されるようになった。
導体記憶装置は磁気メモリを駆逐して、はとんどのコン
ピュータの主記憶装置に使用されるようになった。
また、半導体記憶装置〔主としてＲＡＭ
（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ））の集
積度も小ビットが商用として標準的なものとなっており
、この集積度は今後も引続き増加して挾ビットの商用化
もほとんど遠戚されている。
積度も小ビットが商用として標準的なものとなっており
、この集積度は今後も引続き増加して挾ビットの商用化
もほとんど遠戚されている。
ところで、ＭＯ３型ＲＡＭを中心とした半導体記憶装置
は、メモリセルアレイを中心としてその周囲にデコーダ
などの付属回路を配置して構成されており、従来のビッ
ト数を増加させる思考は、メモリセルアレイを大型にし
、その周囲に配置する付属回路もこれにともなった大き
さにするというものであった。
は、メモリセルアレイを中心としてその周囲にデコーダ
などの付属回路を配置して構成されており、従来のビッ
ト数を増加させる思考は、メモリセルアレイを大型にし
、その周囲に配置する付属回路もこれにともなった大き
さにするというものであった。
しかしボビット以上にもなると、メモリセルアレイ中を
走るビット線、ワード線、それにメモリセルを駆動する
電源ソース線などの配線が複雑になり、これにともなっ
て周辺に配置した付属回路との接続も複雑となるため従
来の思考により集積度を向上させることは困難である。
走るビット線、ワード線、それにメモリセルを駆動する
電源ソース線などの配線が複雑になり、これにともなっ
て周辺に配置した付属回路との接続も複雑となるため従
来の思考により集積度を向上させることは困難である。
本考案は、上述の如き技術的な行詰りを打開しようとす
る新規な考案であり、その目的は配線構造を複雑にする
ことなく集積度を向上させることができる半導体集積回
路を提供することにある。
る新規な考案であり、その目的は配線構造を複雑にする
ことなく集積度を向上させることができる半導体集積回
路を提供することにある。
上記の目的は複数個のメモリセルを同一半導体基板上に
集積化してなる半導体記憶装置において、複数個のメモ
リセルからなり左右の側部に各メモリセルの信号線また
は電源線等が導出された端子部を設けたメモリセルブロ
ックを縦方向配列した第１のメモリ列と該端子部が該第
１のメモリ列と左右逆に配置された第２のメモリ列を構
戊し、該第１１第２のメモリ列を交互に横方向に複数列
同一半導体基板上に集積化して配列し、該第１、第２の
メモリ列間に並設された共通のパスラインに該パスライ
ンの両側に位置する端子部を接続してなることを特徴と
する半導体記憶装置を提供することによって達成される
。
集積化してなる半導体記憶装置において、複数個のメモ
リセルからなり左右の側部に各メモリセルの信号線また
は電源線等が導出された端子部を設けたメモリセルブロ
ックを縦方向配列した第１のメモリ列と該端子部が該第
１のメモリ列と左右逆に配置された第２のメモリ列を構
戊し、該第１１第２のメモリ列を交互に横方向に複数列
同一半導体基板上に集積化して配列し、該第１、第２の
メモリ列間に並設された共通のパスラインに該パスライ
ンの両側に位置する端子部を接続してなることを特徴と
する半導体記憶装置を提供することによって達成される
。
以下実施例について詳細に説明する。
第１図は本考案の基本となった半導体記憶装置のブロッ
ク図である。
ク図である。
同図において、１はメモリセルブロックである。
各メモリセルブロックは、第２図に示すように、たとえ
ば３つのＭＯ３形トランジスタＴＲ□。
ば３つのＭＯ３形トランジスタＴＲ□。
ＴＲ２，ＴＲ３からなる３トランジスタ・メモリセル２
を第３図に示すようにマトリクス状に配置し、その左右
に端子部３および４を設け、端子部３には各メモリセル
２の読出しデジット線５および書込みデジット線が導出
され、端子部４には読出しワード線７、書込みワード線
８および電源線９が導出されている。
を第３図に示すようにマトリクス状に配置し、その左右
に端子部３および４を設け、端子部３には各メモリセル
２の読出しデジット線５および書込みデジット線が導出
され、端子部４には読出しワード線７、書込みワード線
８および電源線９が導出されている。
このように構成されたメモリセルブロック１を複数個縦
方向に重ねて、第１図に示すように、メモリ列Ａおよび
Ｂを構成する。
方向に重ねて、第１図に示すように、メモリ列Ａおよび
Ｂを構成する。
メモリ列ＡおよびＢに並行して、パスライン群、１０，
１１，１２．１３が設けられる。
１１，１２．１３が設けられる。
パスライン群１０および１１は、リフレッシュならびに
読み書き列選択回路（以下ＲＲＣ回路と略記する）１４
から導出され、パスライン群１２および１３は行方向の
バッファアンプ１５から導出される。
読み書き列選択回路（以下ＲＲＣ回路と略記する）１４
から導出され、パスライン群１２および１３は行方向の
バッファアンプ１５から導出される。
そして各パスライン群を構成している１本１本のパスラ
インは、各メモリセルブロックの端子部３および４の所
定位置の端子と導体１６で接続される。
インは、各メモリセルブロックの端子部３および４の所
定位置の端子と導体１６で接続される。
また前記パスライン群と並設されている電源用パスライ
ン１７も、端子部４の所定の端子と接続される。
ン１７も、端子部４の所定の端子と接続される。
なお、第１図において、１８は行デコーダ、１９は列デ
コーダ、２０は入出力回路である。
コーダ、２０は入出力回路である。
このように、メモリセルアレイを数ブロックに分け、各
メモリセルブロックの左右に端子部を設け、これらのメ
モリセルブロックの端子部を設けていない部分どうしを
並べてメモリブロック列を構成すれば、メモリセルブロ
ック列間に設けた各パスライン群どうしがほとんど交差
することがなく簡素化される。
メモリセルブロックの左右に端子部を設け、これらのメ
モリセルブロックの端子部を設けていない部分どうしを
並べてメモリブロック列を構成すれば、メモリセルブロ
ック列間に設けた各パスライン群どうしがほとんど交差
することがなく簡素化される。
本考案は第１図に示す半導体記憶装置の配線構造を更に
簡素化するものである。
簡素化するものである。
以下第４図乃至第６図を参照し本考案の一実施例を説明
する。
する。
すなわち、第４図の如く、メモリセル２を第３図と同様
にマトリックス状に配置し、その左端に端子部２１を設
けるとともに、その右端に端子部２２を設ける。
にマトリックス状に配置し、その左端に端子部２１を設
けるとともに、その右端に端子部２２を設ける。
そして端子部２１には読出しおよび書込みワード線を導
出し、端子部２２には書込み読出しデジット線および電
源線を導出してメモリセルブロック２３を構成する。
出し、端子部２２には書込み読出しデジット線および電
源線を導出してメモリセルブロック２３を構成する。
サラにもう一つのメモリセルブロック２３′は、第５図
のように、メモリセル２をマトリックス状に配置し、そ
の右端に端子部２１′を設けるとともに、その左端にも
端子部２２′を設ける。
のように、メモリセル２をマトリックス状に配置し、そ
の右端に端子部２１′を設けるとともに、その左端にも
端子部２２′を設ける。
そして端子部２１′には読出しおよび書込みワード線を
導出し、端子部２２′には書込み読出しデジット線およ
び電源線を導出し、端子部の配置をメモリセルブロック
２３とちょうど左右反対にする。
導出し、端子部２２′には書込み読出しデジット線およ
び電源線を導出し、端子部の配置をメモリセルブロック
２３とちょうど左右反対にする。
そして、メモリセルブロック２３を第６図に示すように
縦方向に複数個配置して第１のメモリ列ＣおよびＥを構
成し、さらにメモリブロック２３′を縦方向に複数個配
置して第２のメモリ列りを構成し、このメモリ列りを第
１のメモリ列ＣおよびＥの間に配置し、第１のメモリ列
と端子部が左右逆に配置された第２のメモリ列が交互に
横方向に配列される様にする。
縦方向に複数個配置して第１のメモリ列ＣおよびＥを構
成し、さらにメモリブロック２３′を縦方向に複数個配
置して第２のメモリ列りを構成し、このメモリ列りを第
１のメモリ列ＣおよびＥの間に配置し、第１のメモリ列
と端子部が左右逆に配置された第２のメモリ列が交互に
横方向に配列される様にする。
このようにメモリセルブロックを配置すれば、各メモリ
列間のパスライン群は、第１図の様に行方向のものと列
方向のものとが混在することがなく、配線構造がさらに
簡素化される。
列間のパスライン群は、第１図の様に行方向のものと列
方向のものとが混在することがなく、配線構造がさらに
簡素化される。
以上詳細に説明したように、本考案は、側方に端子部を
設けたメモリセルブロックを縦方向に配列してメモリ列
を構成し、かっとなりあうメモリ列の端子部の配置が左
右逆になる様に構成したので、１本のパスラインをそれ
をはさむ左右のメモリ列が共用できるので配線構造が非
常に簡単になり、このため、メモリセルの集積度を上げ
ても配線の複雑さからくる設計上の行き詰まりは解消さ
れた。
設けたメモリセルブロックを縦方向に配列してメモリ列
を構成し、かっとなりあうメモリ列の端子部の配置が左
右逆になる様に構成したので、１本のパスラインをそれ
をはさむ左右のメモリ列が共用できるので配線構造が非
常に簡単になり、このため、メモリセルの集積度を上げ
ても配線の複雑さからくる設計上の行き詰まりは解消さ
れた。
なお、本考案は、３Ｍ０Ｓトランジスタセルを用いたラ
ンダムアクセスメモリについて説明を行ったが、メモリ
セルとしては、４トランジスタ、１トランジスタ形のＭ
ＯＳメモリセルでもよく、またバイポーラ形トランジス
タのメモリセルでもよく、さらにフリップ・フロップ形
の基本形によるスタティック形のメモリセルでもよい。
ンダムアクセスメモリについて説明を行ったが、メモリ
セルとしては、４トランジスタ、１トランジスタ形のＭ
ＯＳメモリセルでもよく、またバイポーラ形トランジス
タのメモリセルでもよく、さらにフリップ・フロップ形
の基本形によるスタティック形のメモリセルでもよい。
このはか、リードオンリー形のメモリセルでもよいこと
はもちろんである。
はもちろんである。
第１図は本考案の基本となった半導体記憶装置のブロッ
ク図、第２図はメモリセルの回路図、第３図乃至第５図
は、それぞれ種類の異なったメモリセルブロックの配置
図、第６図は半導体記憶装置の一実施例のブロック図で
ある。 図において、１はメモリセルブロック、２はメモリセル
ブロック、３および４は端子部、１０乃至１３はパスラ
イン群、１６は導体である。
ク図、第２図はメモリセルの回路図、第３図乃至第５図
は、それぞれ種類の異なったメモリセルブロックの配置
図、第６図は半導体記憶装置の一実施例のブロック図で
ある。 図において、１はメモリセルブロック、２はメモリセル
ブロック、３および４は端子部、１０乃至１３はパスラ
イン群、１６は導体である。
Claims (1)
- 複数個のメモリセルを同一半導体基板上に集積化してな
る半導体記憶装置において、複数個のメモリセルからな
り左右の側部に各メモリセルの信号線または電源線等が
導出された端子部を設けたメモリセルブロックを縦方向
に配列した第１のメモリ列と該端子部が該第１のメモリ
列と左右逆に配置された第２のメモリ列を構成し、該第
１、第２のメモリ列を交互に横方向に複数列同一半導体
基板上に集積化して配列し、該第１１第２のメモリ列間
に並設された共通のパスラインに該パスラインの両側に
位置する端子部を接続してなることを特徴とする半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11118076U JPS6037760Y2 (ja) | 1976-08-19 | 1976-08-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11118076U JPS6037760Y2 (ja) | 1976-08-19 | 1976-08-19 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5329238U JPS5329238U (ja) | 1978-03-13 |
| JPS6037760Y2 true JPS6037760Y2 (ja) | 1985-11-11 |
Family
ID=28721018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11118076U Expired JPS6037760Y2 (ja) | 1976-08-19 | 1976-08-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6037760Y2 (ja) |
-
1976
- 1976-08-19 JP JP11118076U patent/JPS6037760Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5329238U (ja) | 1978-03-13 |
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