JPS6037767A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6037767A JPS6037767A JP58147021A JP14702183A JPS6037767A JP S6037767 A JPS6037767 A JP S6037767A JP 58147021 A JP58147021 A JP 58147021A JP 14702183 A JP14702183 A JP 14702183A JP S6037767 A JPS6037767 A JP S6037767A
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Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/38—Doping programmed, e.g. mask ROM
- H10B20/383—Channel doping programmed
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装置の製造方法に関する。
従来、半導体装置は、単結晶シリコン，ＧａＡｓ，石英
などの基板上に形成され、基板の厚みが５００μｍ程度
の厚みを持つため、半専体装Ｈ′１′、、Ｈ製造におけ
るイオン注入は、基板表面からのみ行なわれている。こ
のため、ＭＯＳＦＥＴを用いたＭＡＳＫ ＲＯＭにおい
て、ＭＯＢ ＦＥＴのチャンネル部分に選択的に不純物
イオンを注入し、しきい値′１１圧を変化させることに
より必要なゲートをイ１ｎ々選択する場合、不純物イオ
ン７」ミ入は、ゲート電極形成以前に、：ｊＪｋ板ゴモ
１ａｊから行われている。しかしながらこの製造方法で
は、不純物イオン注入後、ゲート′屯］１ｇ（を形成し
、さらにＡ１配想Ｅ’ｉの形成を行なうため、Ｍ Ａ
Ｓ Ｋ ＲＯＭの供給が遅いという欠点があった。
などの基板上に形成され、基板の厚みが５００μｍ程度
の厚みを持つため、半専体装Ｈ′１′、、Ｈ製造におけ
るイオン注入は、基板表面からのみ行なわれている。こ
のため、ＭＯＳＦＥＴを用いたＭＡＳＫ ＲＯＭにおい
て、ＭＯＢ ＦＥＴのチャンネル部分に選択的に不純物
イオンを注入し、しきい値′１１圧を変化させることに
より必要なゲートをイ１ｎ々選択する場合、不純物イオ
ン７」ミ入は、ゲート電極形成以前に、：ｊＪｋ板ゴモ
１ａｊから行われている。しかしながらこの製造方法で
は、不純物イオン注入後、ゲート′屯］１ｇ（を形成し
、さらにＡ１配想Ｅ’ｉの形成を行なうため、Ｍ Ａ
Ｓ Ｋ ＲＯＭの供給が遅いという欠点があった。
本発明は、かかる従来の欠点を取り除き、ＭＡＳＫ Ｒ
ＯＭのプログラムの依ワ゛（を受けてから、短時間で、
ＭＡＳＫ ＲＯＭの供給を可能にする半導体装置の製造
方法を提供する。本発明による半導体装置の製造方法は
、０．１μｍ〜１．０μ仇の厚みを持つメンブラン上に
アクティブ素子を形成する時、メンプラン裏ｉｉ’ｉｊ
から不純物イオンが注入されることを特徴としている。
ＯＭのプログラムの依ワ゛（を受けてから、短時間で、
ＭＡＳＫ ＲＯＭの供給を可能にする半導体装置の製造
方法を提供する。本発明による半導体装置の製造方法は
、０．１μｍ〜１．０μ仇の厚みを持つメンブラン上に
アクティブ素子を形成する時、メンプラン裏ｉｉ’ｉｊ
から不純物イオンが注入されることを特徴としている。
以下、ＭＡＳＫ ｎｏＭの製造について実施例を用いて
説明する。第１図、第２図は従来のＭ ＡＢＫ ＲＯＭ
の製造方法である。第１図に示すようにシリコン基板１
」二に、素子分離フィールド５ｉｎ２３．’＋’−）Ｓ
ｉＯ，１，ｊ４を形成後、レジスト２をイオン注入マス
クに用い、不純物イオン５を注入することによりｂ領域
のしきい値電圧を変化させ必ｊ校なゲートを種々選択す
る。その後、第２図に示すように、ゲー） ”Ｄ：極８
．ゲート酸化）拉７．バク間絶＃ｊｐＢｘ ｏ２１１！
′、Ｈｌ ｏ及びＡ１配肪Ｘ’ｉ１１をノ１ぞ成し、Ｍ
ＯＳＦＥＴが完成１する。従って、この製造方法によれ
ば’、 Ｍ Ａ Ｓ Ｋ ＲＯＭの受注からＭ Ａ Ｓ
Ｋ ＲＯＭの完成までに長時間を要する。一方、第３
図、第４図は、不発１ガによるＭＡＳＫ ＲＯＭの製造
方法である。第３［てにおいてメンプラン１０１」二に
、シリコンＭ’ｈ １０５，ソース・ドレイン１０５．
ゲートＢｉＯ２刀シｙ１０６、ゲート電極１０４１層間
絶縁）（ｉ １０２及びＡ１配ｆＨＥ１ｏ６を形成しＭ
ＯＳ ＦｇＴが完成後、８＋￥４図において、レジス）
１０７をマスクとじてメンプラン展面から、４′領域を
選択的にイオン注入を行ない、ＭＯＳ ＦＥＴのしきい
値電圧を変化させることにより必要なゲートを椋々選択
する。従って本発明によれば、Ｍ Ａ Ｓ Ｋ Ｒ０Ｍ
受注後の工程は、レジストをマスクにした選ｉｆ＜的イ
オン注入のみであるから、’１．＜ｉ、時間でＭ ＡＳ
ＫＲＯＭの供給が可能になる。
説明する。第１図、第２図は従来のＭ ＡＢＫ ＲＯＭ
の製造方法である。第１図に示すようにシリコン基板１
」二に、素子分離フィールド５ｉｎ２３．’＋’−）Ｓ
ｉＯ，１，ｊ４を形成後、レジスト２をイオン注入マス
クに用い、不純物イオン５を注入することによりｂ領域
のしきい値電圧を変化させ必ｊ校なゲートを種々選択す
る。その後、第２図に示すように、ゲー） ”Ｄ：極８
．ゲート酸化）拉７．バク間絶＃ｊｐＢｘ ｏ２１１！
′、Ｈｌ ｏ及びＡ１配肪Ｘ’ｉ１１をノ１ぞ成し、Ｍ
ＯＳＦＥＴが完成１する。従って、この製造方法によれ
ば’、 Ｍ Ａ Ｓ Ｋ ＲＯＭの受注からＭ Ａ Ｓ
Ｋ ＲＯＭの完成までに長時間を要する。一方、第３
図、第４図は、不発１ガによるＭＡＳＫ ＲＯＭの製造
方法である。第３［てにおいてメンプラン１０１」二に
、シリコンＭ’ｈ １０５，ソース・ドレイン１０５．
ゲートＢｉＯ２刀シｙ１０６、ゲート電極１０４１層間
絶縁）（ｉ １０２及びＡ１配ｆＨＥ１ｏ６を形成しＭ
ＯＳ ＦｇＴが完成後、８＋￥４図において、レジス）
１０７をマスクとじてメンプラン展面から、４′領域を
選択的にイオン注入を行ない、ＭＯＳ ＦＥＴのしきい
値電圧を変化させることにより必要なゲートを椋々選択
する。従って本発明によれば、Ｍ Ａ Ｓ Ｋ Ｒ０Ｍ
受注後の工程は、レジストをマスクにした選ｉｆ＜的イ
オン注入のみであるから、’１．＜ｉ、時間でＭ ＡＳ
ＫＲＯＭの供給が可能になる。
以上説明したように、不発＋＃Ｊ ＋−ｔ ２’ｉ ｆ
ｆｌ Ｋ厚ｈ１μｍ以下のメンプランを使用することに
より、メンプラン裏面からのイオン注入をｎｆ能にし、
ＭＡＳＫ ＲＯＭにおいては、ＭＯＳ ＦＥＴ製造終了
後、プログラム作成が出来るため、ＭＡＳＫＲＯＭの供
給に要する時間が大幅に短縮される。
ｆｌ Ｋ厚ｈ１μｍ以下のメンプランを使用することに
より、メンプラン裏面からのイオン注入をｎｆ能にし、
ＭＡＳＫ ＲＯＭにおいては、ＭＯＳ ＦＥＴ製造終了
後、プログラム作成が出来るため、ＭＡＳＫＲＯＭの供
給に要する時間が大幅に短縮される。
第１図，第２図・・・・・・従来のＭＯＳ ＦＥＴによ
るＭＡＳＫ ＲＯＭ製造の断面図。 第３図，第４図・・・・・・本発明によるメンプラン上
に形成されたＭＯＳ ＦＥＴによるＭＡＳＫＲＯＭ製造
の断面図。 １・・・・・・シリコン基板 ２・・・・・・レジスト ６・・・・・・素子分１作ＥｌｉＯ２ ４・・・・・・ゲート５ｉｎ２膜 ５・・・・・・不純物イオン注入 ６・・・・・・注入されたチャンネル領域の不純物イオ
ン ７・・・・・・ゲートＳｉｎ、、）Ｉ！′嶋８・・・・
・・ゲート１１Ｌ極 ９・・・・・・ソースドレイン拡散層 １ｏ”’ Ｉｆニア １ｉＪ ７（２４ｒｆ ７１４１
１ ・・・ Ａｌｌイ己肋！層 １０１・・・・・・メンプラン １０５・・・・・・シリコンＭ’、ｊ Ｎ （ソース・
ドレイン領域） １０ ６ ・・・ ・・・ Ａ １ 自己茶呆 ｊ警１
１０７・・・・・・レジスト １ ｎ ｆｌ 、、、、、、λ： ＊Ｉｉ Ｉｌ〆ｎ
メ −Ｊ−−／ ３１ｙ ７１０９・・・・・・注入さ
れたチャンネル領域の不純物イオン α、σ′・・・不純物イオンが注入されない領域１、．
６／・・・不純物イオンが注入される領域以 」二 出１：＋Ｍｉ人 株式会社ｉ；・１１１彷稍工舎ｌ′ 代ｆｉｐ人 弁ＪＩＪｊ士 最上 範、７，５；４９゜
るＭＡＳＫ ＲＯＭ製造の断面図。 第３図，第４図・・・・・・本発明によるメンプラン上
に形成されたＭＯＳ ＦＥＴによるＭＡＳＫＲＯＭ製造
の断面図。 １・・・・・・シリコン基板 ２・・・・・・レジスト ６・・・・・・素子分１作ＥｌｉＯ２ ４・・・・・・ゲート５ｉｎ２膜 ５・・・・・・不純物イオン注入 ６・・・・・・注入されたチャンネル領域の不純物イオ
ン ７・・・・・・ゲートＳｉｎ、、）Ｉ！′嶋８・・・・
・・ゲート１１Ｌ極 ９・・・・・・ソースドレイン拡散層 １ｏ”’ Ｉｆニア １ｉＪ ７（２４ｒｆ ７１４１
１ ・・・ Ａｌｌイ己肋！層 １０１・・・・・・メンプラン １０５・・・・・・シリコンＭ’、ｊ Ｎ （ソース・
ドレイン領域） １０ ６ ・・・ ・・・ Ａ １ 自己茶呆 ｊ警１
１０７・・・・・・レジスト １ ｎ ｆｌ 、、、、、、λ： ＊Ｉｉ Ｉｌ〆ｎ
メ −Ｊ−−／ ３１ｙ ７１０９・・・・・・注入さ
れたチャンネル領域の不純物イオン α、σ′・・・不純物イオンが注入されない領域１、．
６／・・・不純物イオンが注入される領域以 」二 出１：＋Ｍｉ人 株式会社ｉ；・１１１彷稍工舎ｌ′ 代ｆｉｐ人 弁ＪＩＪｊ士 最上 範、７，５；４９゜
Claims (2)
- （１） メンプラン上に形成される半導体装置において
、メンプラン上の半導体薄膜には、メンプランの裏面か
ら不純物イオンが注入されることを特徴とする半導体装
置の製造方法。 - （２） メンプラン上に形成されるＭＡＲＫ ＲＯＭに
おいて、メンプラン上にＭＯＢ ＦＦ１Ｔを形成後、選
択的にＭＯＢ ＦＦ！Ｔのチャンネル領域にメンプラン
裏面から不純物イオンを注入することによりプログラム
が作成されることを特徴とする特許請求の範囲第１項記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58147021A JPS6037767A (ja) | 1983-08-10 | 1983-08-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58147021A JPS6037767A (ja) | 1983-08-10 | 1983-08-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6037767A true JPS6037767A (ja) | 1985-02-27 |
Family
ID=15420748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58147021A Pending JPS6037767A (ja) | 1983-08-10 | 1983-08-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6037767A (ja) |
-
1983
- 1983-08-10 JP JP58147021A patent/JPS6037767A/ja active Pending
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