JPH02201922A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH02201922A JPH02201922A JP2171289A JP2171289A JPH02201922A JP H02201922 A JPH02201922 A JP H02201922A JP 2171289 A JP2171289 A JP 2171289A JP 2171289 A JP2171289 A JP 2171289A JP H02201922 A JPH02201922 A JP H02201922A
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- JP
- Japan
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- region
- transistor
- semiconductor device
- ion implantation
- different
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- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＦＩＢを用いて半導体基板に作成したトラ
ンジスタネ純物領域の深さを変化させ、局所的な領域に
異なる性質のトランジスタを形成し、その特性を評価す
る技術に関するものである。
ンジスタネ純物領域の深さを変化させ、局所的な領域に
異なる性質のトランジスタを形成し、その特性を評価す
る技術に関するものである。
第２図（ＩＬ）〜（６）は従来の半導体装置の製造方法
を工程を追って示す断面側面図である。図において（１
］は半導体基板結晶、（２）はトランジスタ分離領域、
（３）はトランジスタゲート電極、（４）はレジスト、
口。
を工程を追って示す断面側面図である。図において（１
］は半導体基板結晶、（２）はトランジスタ分離領域、
（３）はトランジスタゲート電極、（４）はレジスト、
口。
鰻はトランジスタ形成のため不純物のイオン注入を示し
、ｅｌｌ、圃はイオン注入ｌ５１１．＠によって形成さ
れた不純物注入領域を示す。なお、イオン注入らυとイ
オン注入＠ｚ１及び不純物領域間と不純物領域（財）は
それぞれ異なるエネルギーのイオン注入、異なる深さの
不純物領域を示している。
、ｅｌｌ、圃はイオン注入ｌ５１１．＠によって形成さ
れた不純物注入領域を示す。なお、イオン注入らυとイ
オン注入＠ｚ１及び不純物領域間と不純物領域（財）は
それぞれ異なるエネルギーのイオン注入、異なる深さの
不純物領域を示している。
次に製造方法について説明する。一つの半導体基板上に
異なる下ランジスタを形成しようとする場合、まず半導
体基板結晶（１）にトランジスタ分離領域（２）を酸化
膜などで形成し、それ以外の活性領域上にトランジスタ
ゲート電極（３）を設ける。例えば異なる２つのトラン
ジスタを形成する場合には、第２図（＆）のように一方
のトランジスタ領域を、レジスト（罰でカバーリングし
、全面にイオン注入団を行う。するとレジスト（４）で
覆われていないトランジスタゲート電極（３）の端には
、不純物注入領域−が形成される。次に第２図（息）で
レジスト（４）で覆った領域のレジスト（４）を除去し
、もう一方のトランジスタ領域をレジスト（４）でカバ
ーリングして、第２図（ｂ）に示すごとく異なるエネル
ギーのイオン注入口を行う。これらのレジスト（４）の
操作により、第２図（６）に示すごとくイオン注入深さ
の異なるトランジスタを一つのウェハ内に作成すること
ができる。なお、更に多くの異なるトランジスタを形成
したい場合には、上記のプロセスを繰り返すことになる
。
異なる下ランジスタを形成しようとする場合、まず半導
体基板結晶（１）にトランジスタ分離領域（２）を酸化
膜などで形成し、それ以外の活性領域上にトランジスタ
ゲート電極（３）を設ける。例えば異なる２つのトラン
ジスタを形成する場合には、第２図（＆）のように一方
のトランジスタ領域を、レジスト（罰でカバーリングし
、全面にイオン注入団を行う。するとレジスト（４）で
覆われていないトランジスタゲート電極（３）の端には
、不純物注入領域−が形成される。次に第２図（息）で
レジスト（４）で覆った領域のレジスト（４）を除去し
、もう一方のトランジスタ領域をレジスト（４）でカバ
ーリングして、第２図（ｂ）に示すごとく異なるエネル
ギーのイオン注入口を行う。これらのレジスト（４）の
操作により、第２図（６）に示すごとくイオン注入深さ
の異なるトランジスタを一つのウェハ内に作成すること
ができる。なお、更に多くの異なるトランジスタを形成
したい場合には、上記のプロセスを繰り返すことになる
。
従来の半導体装置の製造方法は以上のようになされるた
め、製造プロセス工程が複雑になり、かつ増大する問題
点があった。
め、製造プロセス工程が複雑になり、かつ増大する問題
点があった。
この発明は上記のような問題点を解消するためになされ
たもので、製造プロセス工程を減らし、比較的簡便に一
つの基板上に異なるトランジスタを形成することができ
る。
たもので、製造プロセス工程を減らし、比較的簡便に一
つの基板上に異なるトランジスタを形成することができ
る。
この発明に係る半導体装置の製造方法は、ＦＩＢの持つ
局所加工性を利用したもので、簡便にトランジスタ特性
の変化が可能である・ 〔作用〕 この発明における半導体装置の製造方法は、ＦＩＢを用
いてトランジスタ活性領域を局所的にプリアモルファス
化し、その後、全体にイオン注入を行う。
局所加工性を利用したもので、簡便にトランジスタ特性
の変化が可能である・ 〔作用〕 この発明における半導体装置の製造方法は、ＦＩＢを用
いてトランジスタ活性領域を局所的にプリアモルファス
化し、その後、全体にイオン注入を行う。
以下、この発明の一実施例を図について説明する。第１
図（８３〜（＋１１は半導体装置の製造方法を工程を追
って示す断面側面図である。図において、（１）〜ｆ３
１．１５１１．１Ｅ、 ＠は第２図の従来例に示したも
のと同等であるので説明を省略する。圓、弼はエネルギ
ーの異なるＦＩＢ （ただし、イオン種は基板結晶と同
種のものを使用する。通常Ｓｉである）。＠亀（支）は
上記のエネルギーの異なるＦＩＢによってアモルファス
化されたプリアモルファス領域である。
図（８３〜（＋１１は半導体装置の製造方法を工程を追
って示す断面側面図である。図において、（１）〜ｆ３
１．１５１１．１Ｅ、 ＠は第２図の従来例に示したも
のと同等であるので説明を省略する。圓、弼はエネルギ
ーの異なるＦＩＢ （ただし、イオン種は基板結晶と同
種のものを使用する。通常Ｓｉである）。＠亀（支）は
上記のエネルギーの異なるＦＩＢによってアモルファス
化されたプリアモルファス領域である。
次に動作について説明する。まず半導体基板結晶（１３
上にトランジスタ分離領域（２）及びトランジスタゲー
ト電極（３１を従来方法と同様にして形成した後、第１
図（ａ）に示すごとく一方のトランジスタ領域に、ＦＩ
ＢｒｌｌＪを用いてプリアモルファス領域間を設ける。
上にトランジスタ分離領域（２）及びトランジスタゲー
ト電極（３１を従来方法と同様にして形成した後、第１
図（ａ）に示すごとく一方のトランジスタ領域に、ＦＩ
ＢｒｌｌＪを用いてプリアモルファス領域間を設ける。
次に、第１図（ｂ）に示すごとく他方のトランジスタ領
域に異なるエネルギーのＦＩＢ ［でプリアモルファス
領域（資）を設ける。最後に第１図（Ｃ）に示すごとく
トランジスタ領域の全面に対しイオン注入団を行うが、
上記によりトランジスタ領域のプリアモルファス化がな
されているのでトランジスタ領域の全面に対し同エネル
ギーのイオン注入口を行っても、異なる注入深さのトラ
ンジスタを得ることができる。
域に異なるエネルギーのＦＩＢ ［でプリアモルファス
領域（資）を設ける。最後に第１図（Ｃ）に示すごとく
トランジスタ領域の全面に対しイオン注入団を行うが、
上記によりトランジスタ領域のプリアモルファス化がな
されているのでトランジスタ領域の全面に対し同エネル
ギーのイオン注入口を行っても、異なる注入深さのトラ
ンジスタを得ることができる。
なお、上記実施例では、半導体基板結晶ｔｌ）と同種の
イオン種を用いたＦＩＢＶｌＪ、（社）により、プリア
モルファス領域ＳＵ、＠を設けてから、通常の全面イオ
ン注入Ｚ］Ｊを行う場合について説明したが、ダイレク
トに異なるエネルギーのＦＩＢイオン注入を用いてトラ
ンジスタ形成も可能である。
イオン種を用いたＦＩＢＶｌＪ、（社）により、プリア
モルファス領域ＳＵ、＠を設けてから、通常の全面イオ
ン注入Ｚ］Ｊを行う場合について説明したが、ダイレク
トに異なるエネルギーのＦＩＢイオン注入を用いてトラ
ンジスタ形成も可能である。
また、上記実施例では異なる２種のトランジスタを形成
したが、３つ以上のトランジスタを形成する場合につい
ても同様の効果を奏する。
したが、３つ以上のトランジスタを形成する場合につい
ても同様の効果を奏する。
以上のように、この発明により製造プロセス工程を簡略
化できること、また局所的なトランジスタ特性の制御が
可能であり、従来のようにイオン注入条件をウェハ間で
変えて実験を行うことは不要になるなどの効果がある。
化できること、また局所的なトランジスタ特性の制御が
可能であり、従来のようにイオン注入条件をウェハ間で
変えて実験を行うことは不要になるなどの効果がある。
第１図（ａ）〜（ｅ）はこの発明の一実施例による半導
体装置の製造方法を示す断面側面図、第２図は従来の半
導体装置の製造方法を示す断面側面図である。図におい
て（１）は半導体基板結晶、（２）はトランジスタ分離
領域、（３）はトランジスタゲート電極、団はイオン注
入、ｅｔ＋、ＩＸ５は不純物注入領域、（２）。 弼はＦＩＢｌｆｌｌｌ、［はプリアモルファス領域であ
る。 なお、図中、同一符号は同一、又は相当部分を示す。
体装置の製造方法を示す断面側面図、第２図は従来の半
導体装置の製造方法を示す断面側面図である。図におい
て（１）は半導体基板結晶、（２）はトランジスタ分離
領域、（３）はトランジスタゲート電極、団はイオン注
入、ｅｔ＋、ＩＸ５は不純物注入領域、（２）。 弼はＦＩＢｌｆｌｌｌ、［はプリアモルファス領域であ
る。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 半導体装置の製造プロセスにおいて、ＦＩＢ（収束イオ
ンビーム：Ｆｏｃｕｓｅｄ Ｉｏｎ Ｂｅａｍ）を用い
て、所望の領域をプリアモルファス化し、その後にイオ
ン注入を行うことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2171289A JPH02201922A (ja) | 1989-01-30 | 1989-01-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2171289A JPH02201922A (ja) | 1989-01-30 | 1989-01-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02201922A true JPH02201922A (ja) | 1990-08-10 |
Family
ID=12062677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2171289A Pending JPH02201922A (ja) | 1989-01-30 | 1989-01-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02201922A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7732291B2 (en) | 2006-04-28 | 2010-06-08 | Globalfoundries Inc. | Semiconductor device having stressed etch stop layers of different intrinsic stress in combination with PN junctions of different design in different device regions |
| US7811876B2 (en) | 2008-02-29 | 2010-10-12 | Globalfoundries Inc. | Reduction of memory instability by local adaptation of re-crystallization conditions in a cache area of a semiconductor device |
| US8034726B2 (en) | 2007-12-31 | 2011-10-11 | Advanced Micro Devices, Inc. | Interlayer dielectric material in a semiconductor device comprising a doublet structure of stressed materials |
-
1989
- 1989-01-30 JP JP2171289A patent/JPH02201922A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7732291B2 (en) | 2006-04-28 | 2010-06-08 | Globalfoundries Inc. | Semiconductor device having stressed etch stop layers of different intrinsic stress in combination with PN junctions of different design in different device regions |
| DE102006019936B4 (de) * | 2006-04-28 | 2015-01-29 | Globalfoundries Inc. | Halbleiterbauelement mit unterschiedlich verspannten Ätzstoppschichten in Verbindung mit PN-Übergängen unterschiedlicher Gestaltung in unterschiedlichen Bauteilgebieten und Verfahren zur Herstellung des Halbleiterbauelements |
| US8034726B2 (en) | 2007-12-31 | 2011-10-11 | Advanced Micro Devices, Inc. | Interlayer dielectric material in a semiconductor device comprising a doublet structure of stressed materials |
| US7811876B2 (en) | 2008-02-29 | 2010-10-12 | Globalfoundries Inc. | Reduction of memory instability by local adaptation of re-crystallization conditions in a cache area of a semiconductor device |
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