JPS603788B2 - ダイナミツクメモリ素子およびその駆動方法 - Google Patents

ダイナミツクメモリ素子およびその駆動方法

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JPS603788B2
JPS603788B2 JP54124697A JP12469779A JPS603788B2 JP S603788 B2 JPS603788 B2 JP S603788B2 JP 54124697 A JP54124697 A JP 54124697A JP 12469779 A JP12469779 A JP 12469779A JP S603788 B2 JPS603788 B2 JP S603788B2
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カ−ル・クナウエル
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    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
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  • Non-Volatile Memory (AREA)

Description

【発明の詳細な説明】 この発明は薄膜部分と厚膜部分とを持ち半導体基板の一
つの境界面を覆う絶縁層が設けられ、境界面に平行に延
び半導体基板に対して反対型にドープされた帯状半導体
区域が第１制御線を構成し、第一制御線に垂直に延び第
二制御線を構成する導体路が帯状半導体区域の傍にある
半導体区域から絶縁層の薄膜部分によって分離されて設
けられているダイナミックメモリ素子とその駆動方法に
関するものである。
この発明の目的はこの種のメモリ素子の寸法をできるだ
け小さくし、かつ簡単な構成とすることである。
この目的は上記のメモリ素子において半導体基板の一つ
の境界面に平行に延びている第一制御線を構成する帯状
半導体区域内にこの区域に対して反対型にドープされた
島状半導体区域を作り、この島状半導体区域を絶縁層薄
膜部分の下にある半導体区域に接する帯状半導体区域の
境界面の方にその反対側の境界面よりも近づけておくこ
とによって達成される。この発明によるメモリ素子は同
種のメモリ素子と共に行および列に配置し一つの行のメ
モリ素子はその帯状半導体区域を共通にし、一つの列の
メモリ素子はその導電路を共通にしてメモリ素子マトリ
ックスを構成することができる。この発明の長所はメモ
リ素子の構成が極めて簡単であり多数のメモリ素子を高
密度に集積してメモリマトリックスを構成する目的に特
に適していることである。
図面に示した実施例についてこの発明を更に詳細に説明
する。
第１図はこの発明の実施例の断面を示す。半導体基板１
は例えばｐ型のシリコンであり端子１１を備える。基板
の一つの境界面ｌａには反転ドープされｎ型となった帯
状半導体区域２があり紙面に垂直に基板を通して延びメ
モリ素子の第一制御線を構成する。この半導体区域内に
ｐ型にドープされた島状の半導体区域３が設けられてい
るがこの区域は第１図に示すように区域２の右側の境界
面の方に近づいている。区域２と３の右側の境界面の間
の間隔は例えば０．５仏肌である。半導体基板１、ｎド
ープ区域２およびｐド−フ。区域３の表面は例えば二酸
シリコンから成る絶縁層で覆われる。この絶縁層はｎド
ープ区域２の右側に続く半導体部分の上で薄膜部分４２
となり、残りは厚膜部分４１となっている。薄膜部分４
２の厚さは例えば６仇のであり厚膜部分４１の厚さは例
えば０．６仏のである。絶縁層４１，４２の上には例え
ばアルミニウムから成る導体路５が設けられる。区域２
の厚さは２仏肌、区域３の厚さはｌｒ肌とすることがで
きる。区域２の幅は例えば１０ムのであり区域３の幅は
例えば５ムのである。第２図は第１図の素子を組合せた
装置の平面図である。
第１図に対応する部分は同じ番号で示されている。点破
線で区切られた区域は第一制御線を構成する帯状半導体
区域２であり、破線で囲まれた区域は島状半導体区域３
であり、実線で区切られた部分は第二制御線を構成する
導体路５である。例えば第２図の左上の素子が第１図に
示した素子でありその下にある同じ構成のメモリ素子６
と共に一つの第一制御線２に結合されている。この素子
列の右側にある素子列も同じ構成のメモリ素子から成り
その一つが７として示されている。第３図乃至第１２図
についてこの発明によるメモリ素子の駆動方法を説明す
る。まず帯状半導体区域２に正のバイアス電圧を印加し
て多数キャリャについてデプレーション状態にして置く
。第３図にその際の電位の時間経過を示す。ここでの‘
ま境界面ｌａの表面電位でありｘは点破線で示した基準
線からの距離である。２′と３′は区域２と３のｘ方向
の幅となる。
ｎドープ帯状区域２の一部２１（第１図）に多数キャリ
ャが残っている限り区域２の電位のは二つの矢印で示す
ように一様に上昇している。この部分にキャリャが存在
しなくなると区域２の電位が更に上昇し第４図に示すよ
うに区域３の両側に電位の勾配が生じ電荷がｐドープ区
域３から基板１に向って流れる。この経過は区域３に電
荷が存在しなくなるまで続く。経過終了後の電位分布を
第５図に示す。ここで第一制御線を通して区域２の電位
を低下させると第６図に示すように区域３内に電位の井
戸８が形成される。ｎドープ区域２の電位を第７図に示
すように更に低下させると電位の井戸８も低下し電荷が
部分２１を通してｐドープ区域３に流れ込む。
この電荷の移動が第一の論理状態例えば“０”の書込み
に際してだけ起り、第この状態‘‘１”の書込みに際し
ては起らないようにするために“０”の書込み時には第
７図に示すように導体路５に小さい正電圧を加えて薄膜
部分４２の下に電位障壁が形成されないようにし、“１
”の書込み時には高い正電圧を加えて第８図に示すよう
に電位障壁９を形成させる。続いて半導体区域２に高い
電圧を加えて電荷が基板１から空のｐ区域３に引込まれ
ないようにするか（第９図）、あるいは電荷を保持して
いるｐ区域３から電荷が流れ出すことがないようにする
（第１０図）。これによって一つのメモリ素子への書込
みが終了する。読出し‘こ際してはいくつかの可能性が
考えられるがまず多数のメモリ素子がマトリックスを構
成する場合について説明する。
講出しの対象となる素子の上を通っている導電路を除く
それ以外の導体路に正電圧を加えた後対象となっている
区域３を含む区域２の印加電圧を上昇させる。対象区域
３内に電荷が存在するとこの電荷は基板１に流れ込む。
（第１１図）。同じ区域２内にある対象外の総ての区域
３の電荷は導体路５の電圧によって形成された電位障壁
９′によって阻止され流れ出すことはない（第１２図）
。流れ出した電荷はＣｍデバイスでよく知られている方
法により基板端子１１において決定される。蓄積されて
いる情報を謙出す別の方法は該当する第一制御線を流れ
る電流を評価することである。
ｐ区域３に電荷が蓄積されていると帯状区域２にもそれ
に対応する電荷が存在し読み出される。その際第一制御
線に信号が送られ公知の方法で評価される。この場合一
つの行に属する多数のメモリ素子の第一制御線の総てが
同時に評価されるがこれはこの行の総てのメモリ素子の
同時講出しである。半導体区域２の幅、第１図に示した
薄膜部分４２の幅、導体路５の幅および導電路相互間の
間隔を総て５仏のとすれば一つのメモリ素子の所要面積
は約５１仏でとなる。
【図面の簡単な説明】
第１図はこの発明の一つの実施例の断面図、第２図は第
１図の素子で構成されたメモリマトリックスの平面図、
第３図乃至第１２図は素子の動作時にその各部に加えら
れる電位の変化経過を示す図面である。 第１図において１は半導体基板、２は帯状半導体区域、
３は島状半導体区域、４１と４２は絶縁層の厚膜部分と
薄膜部分、５は導体路である。ＦＩＧＩ ＦＩＧ２ ＦＩＧ３ ＦＩＧム ＦＩＧ５ ＦＩＧ６ ＦＩＧ７ ＦＩＧ８ ＦＩＧ９ ＦＩＧＩＯ ＦＩＧＩＩ ＦＩＧ１２

Claims (1)

  1. 【特許請求の範囲】 １ 半導体基板の境界面に平行に延びた第一制御線を構
    成する帯状半導体区域内にこの区域に対して反対型にド
    ープされた島状半導体区域が設けられていること、この
    島状半導体区域が半導体基板表面の絶縁層の薄膜部分の
    下にある半導体区域に接する帯状半導体区域の境界面の
    方にその反対側の境界面よりも近づいて設けられている
    ことを特徴とする半導体基板の一つの境界面を覆う絶縁
    層が厚膜部分と薄膜部分とを持ち、境界面に平行に延び
    基板に対して反対型にドープされた帯状半導体区域が第
    一制御線を構成し、第一制御線に垂直に延び第二制御線
    を構成する導体路が帯状半導体区域の傍にある半導体区
    域から絶縁層の薄膜部分によって分離されて設けられて
    いるダイナミツクメモリ素子。 ２ 同種のメモリ素子と共に行および列に配置され、一
    つの列の各メモリ素子がその帯状半導体区域を共通にし
    、一つの行の各メモリ素子はその導体路を共通にしてい
    ることを特徴とする特許請求の範囲第１項記載のメモリ
    素子。 ３ 帯状半導体区域をまずバイアス電圧の印加により多
    数キヤリヤに関してデプレーシヨン状態とすること、次
    いでこの帯状半導体区域の電位を多数キヤリヤが島状半
    導体区域から基板に向って流れ出すまで高くすること、
    最後に島状半導体区域内に電位の井戸が形成されるまで
    帯状半導体区域の電位を下げることによって情報の書込
    みを準備し、第一種のデイジタル情報の書込みのために
    は帯状半導体区域の電位を低下させ導体路には多数キヤ
    リヤが基板から薄膜部分で覆われた半導体区域を通して
    島状半導体区域に流れ込むような低い電圧を印加するこ
    と、第二種のデイジタル情報の書込みのためには帯状半
    導体区域の電位を低下させ、導体路には薄膜部分の下に
    基板から島状半導体区域への多数キヤリヤの流込みを阻
    止する電位障壁が形成されるような高い電圧を印加する
    こと、書き込まれた情報を蓄積するためには帯状半導体
    区域の電位を島状半導体区域と基板との間にキヤリヤの
    交換が起らないような高い値に引き上げることを特徴と
    するダイナミツクメモリ素子の駆動方法。 ４ 蓄積された情報を読み出すため導体路に低い電圧を
    印加し、帯状半導体区域の電位は島状半導体区域に電荷
    が存在する場合それが基板に流れ込み電位変化の形で基
    板端子において評価されるように引き上げることを特徴
    とする特許請求の範囲第３項記載の駆動方法。 ５ 蓄積された情報を読み出すため導体路に低い電圧を
    印加し、帯状半導体区域の電位は島状半導体区域に電荷
    が存在する場合この電荷が基板に流れ込みこの流れ込み
    によって生じた帯状半導体区域の電位変化が評価される
    ように引き上げることを特徴とする特許請求の範囲第３
    項記載の駆動方法。
JP54124697A 1978-09-29 1979-09-27 ダイナミツクメモリ素子およびその駆動方法 Expired JPS603788B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE2842588.9 1978-09-29
DE19782842588 DE2842588A1 (de) 1978-09-29 1978-09-29 Hochintegrierbares, dynamisches speicherelement

Publications (2)

Publication Number Publication Date
JPS5546595A JPS5546595A (en) 1980-04-01
JPS603788B2 true JPS603788B2 (ja) 1985-01-30

Family

ID=6050935

Family Applications (1)

Application Number Title Priority Date Filing Date
JP54124697A Expired JPS603788B2 (ja) 1978-09-29 1979-09-27 ダイナミツクメモリ素子およびその駆動方法

Country Status (5)

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US (1) US4244035A (ja)
EP (1) EP0011686B1 (ja)
JP (1) JPS603788B2 (ja)
CA (1) CA1131777A (ja)
DE (1) DE2842588A1 (ja)

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Also Published As

Publication number Publication date
JPS5546595A (en) 1980-04-01
US4244035A (en) 1981-01-06
EP0011686A1 (de) 1980-06-11
DE2842588C2 (ja) 1987-10-08
CA1131777A (en) 1982-09-14
DE2842588A1 (de) 1980-04-17
EP0011686B1 (de) 1983-01-26

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