JPS6037905B2 - プログラマブル・ロジツク・アレイ試験器 - Google Patents

Description

【発明の詳細な説明】 この発明はプログラマフル・ロジック・アレイ試験器に
関し、特に構成を簡素化すると共に試験を短時間に行う
ことができるようにしようとするものである。

入力信号に対し所望の出力信号が得られるように任意の
プログラムできるようにしたＩＣ素子がある。

先ずこの発明の理解を容易ならしめるためにこのＩＣ素
子について概略説明する。この素子はプログラマブル・
ロジック・アレイと呼ばれ、例えば第１図に示すように
入力端子ｌｏ，１，，１２と出力端子○ｏ，０，，０２
と入力端子ｌｏ，１，，１２のそれぞれに接続されたィ
ンバータ群ｌｎと、このィンバータ群の出力側に接続さ
れた第１プログラム素子群Ｐ，と、第１プログラム素子
群Ｐ，の出力側に接続されたアンドゲート群Ａｎと、ア
ンドゲート群Ａｎの各アンドゲートの出力を選択的に取
出すようにプログラムされる第２のプログラム素子群Ｐ
２と、第２プログラム素子群Ｐ２の出力の論理和をとる
。ここではノアゲート群Ｃｒと、ノアゲ−ト群○ｒの出
力を正論理で出力するか負論理で出力するかの選択を行
うための排他的論理和回路群Ｅｘと及びその選択をプロ
グラムする第３プログラム素子Ｐ３とから構成される。
これらの回路素子群ｌｍ Ｐ，，Ａｎ，Ｐ２，０ｒ，Ｐ
３，ＢｘはＩＣ化され１チップ内に形成される。

実用される素子では例えば１４入力、８出力のように入
力端子数と出力端子数が選定される。ここでは簡単のた
め３入力、３出力の場合を説明する。第１プログラム素
子群Ｐ，においてＸ，行の素子は入力素子Ｌ，１，，１
２の各入力と同極性の信号をアンドゲート群Ａｎに供給
するためのプログラム素子であり×２行の素子は入力端
子ｌｏ，１，，１２の各入力と逆極性の信号を選択して
アソドゲート群Ａｎに供給するプログラム素子である。
ここでアンドゲート群Ａｎの一つのアンドゲート例えば
Ａ血に注目してプログラム素子群Ｐ，の動作を説明する
。各プログラム素子はそれぞれＮＰＮ接合から構成され
、このＰＮＰ接合を暁切ることにより導通させるがその
ままの状態にしオフに保持させるかによって各種のプロ
グラムが蓮せられる。各入力端子ち，１２，１２の入力
に対しプ。グラム素子群Ｐ，においてアンドゲートＡ肌
に接続されるプログラム素子のＸ，を全て暁切ってオン
にさせるとァンドゲートＡｎ。には入力端子ｌｏ，１，
，１２に供給された入力信号の同極性の信号が全て与え
られる。よって例えば入力信号が日，日，日であればア
ンドゲートＡＭの出力は日となる。入力信号が日，日，
Ｈ以外の例えば日，Ｌ，日であればアンドゲートＡ血の
出力はＬとなる。一方プログラム素子Ｘ２を全て導通さ
せた場合には入力信号が日，日，日の状態ではアンドゲ
ートＡＭの出力はＬとなりＬ，Ｌ，Ｌのとき日となる。

次にプ。グラム素子Ｘ，，Ｘ２を共にオフにしたままの
状態にプログラムすると入力端子ｌｏ，１．，１２にど
のような信号を与えてもアンドゲートＡＭの出力は変わ
らず、例えばＬ論理に保持される。従って例えば入力端
子Ｌ‘こついてそのプログラム素子Ｘ，とＸ２の双方を
オフの状態にすると入力端子Ｌの入力信号は他の入力端
子１，と１２の入力信号に何等関与しないこととなり、
この場合には入力端子１，と１２の入力信号によってア
ンドゲートＡｎ。の出力が決められる。プログラム素子
Ｘ，．Ｘ２を共にオフに保持した状態を一般にドントケ
アと呼ぶ。次にプログラム素子Ｘ．とＸ２を共にオンの
状態にプログラムすると入力信号が日でもＬでもアンド
ゲートに対する入力はＬ論理となる。

従って１つの入力端子に関しプログラム素子Ｘ，，Ｘ２
の双方がオンにプログラムされると他の入力端子に対す
るプログラムがどのように選定されてもアンドゲートＡ
Ｍの出力はＬ論理となる。この状態を一般にデアクティ
ブと呼ばれる。このようにして各アンドゲートＡｎ。

〜Ａｎ２ に接続されるプログラム素子Ｘ，，Ｘ２のそ
れぞれを任意にプログラムすることによって一つの入力
パターン例えば日，日，日に対しアンドゲートＡｎ。，
Ａｎ，，Ａｎ２ の出力を日，Ｌ，Ｈ又はＬ，Ｌ，Ｈ等
の任意の出力パターンを得ることができる。アンドゲー
ト群Ａｎの出力はノアゲート群○ｒの各ノアゲートＮＯ
Ｒｏ，ＮＯＲ，，ＮＯＲ２によってアンドゲートＡｎｏ
〜Ａｎ２ の所望の組合せの論理和がとられる。即ち第
２プログラム素子群Ｐ２において例えばＹ，，Ｙ２をオ
ンにプログラムするとアンドゲートＡｎｏとＡｎ２ の
出力がノアゲートＮＯＲｏに供給され、その論理和がと
られる。従ってアンドゲートＡｎｏとＡ蛇の出力が日，
Ｈ又は日，Ｌ或はＬ，日であったとするとノアゲートＮ
ＯＲｏの出力はＬ論理となる。またアンドゲートＡｎｏ
とＡｎ２の出力がＬ，Ｌの場合はノアゲートＮＯＲｏの
出力はＨ論理となる。ノアゲートＮＯＲｏ〜ＮＯＲ２の
出力はそれぞれ正論理、負論理切換用として動作する排
他的論理和回路群Ｅｘに供給される。

この回路群Ｅｘの各排他的論理和回路Ｅｘｏ，Ｅｘ，，
Ｅｘ２ の各一方の入力端子には第３のプログラム素子
群Ｐ３を構成するプログラム素子ろ，乙，Ｚが接続され
、その後続点は抵抗器Ｒｏ，Ｒ，，Ｒ２を通じて正極電
圧源に接続される。よってプログラム素子ろ，Ｚ，，Ｚ
２がオフのままにされれる場合には排他的論理和回路Ｅ
ｘｏ，Ｅｘ・，Ｅｘ２ の一方の入力端子にはそれぞれ
日が供給される。またプログラム素子Ｚｏ，Ｚ，，Ｚが
オンにプログラムされると各排他的論理和回路Ｅｘ。〜
Ｅｘ２の一方の入力端子にはそれぞれにＬが供給される
。よってプログラム素子Ｚｏ，Ｚ，，Ｚがオンにプログ
ラムされ排他的論理和回路Ｂｘｏ〜Ｅｘ２の一方の入力
端子にＬが与えられたとすると、ノアゲートＮＯＲｏ，
ＮＯＲ２，ＮＯＲ２の出力が日のとき排他的論理和回路
Ｅｘｏ〜Ｅｘ２ の出力は日となり、ノアゲートＮＯＲ
ｏ〜ＮＯＲ２の出力がＬのとき排他的論理和回路Ｅｘｏ
〜ＥＸ２ の力はＬとなる。またプログラム素子乙〜
Ｚ２をオフのままにし、排他的論理和回路ＥＸｏ〜Ｅｘ
２の他方の入端子に日を与えると／アゲートＮＯＲｏ，
ＮＯＲ，，ＮＯＲ２の出力が日のとき排他的論理和回路
ＥＸｏ 〜Ｅｘ２ の出力はＬとされ、／アゲートＮＯ
Ｒｏ，ＮＯＲ．，ＮＯＲ２の出力がＬのとき排他的論理
和回路Ｅｘｏ〜Ｅｘ２の出力は日となる。結局プログラ
ム素子Ｚｏ〜Ｚがオンのときは正論理で出力され、プロ
グラム素子乙〜Ｚがオフのときは負論理で出力される。
このような素子によれば例えば次表に示すような入力信
号と、出力信号の関係をプログラムすることができる。

（図中一はドントケア、Ｄはデアクテイブ）この発明は
このようにプログラムされたプログラマフル・〇ジック
・アレイが予定通りプログラムれたか否かを試験するプ
ログラマフル・ロジック・アルィ試験装置を提供しよう
とするものである。この種の試験装置は素子の開発と並
行してなされ既に存在する。

第２図はこの従来の試験装置を示す。

従来の試験装置の主なる構成は被試験プログラマフル・
ロジック・アレイ（以下ＰＬＡと略称する）１に入力信
号を供給するパターン発生器２と、ＰＬＡＩにプログラ
ムしたはずの入力パターン信号とこの入力パターン信号
をＰＬＡＩに与えたとき出力されるはずの出力パターン
信号、即ち期待値とを記憶した記憶装置３と、パターー
ン発生器２からＰＬＡＩに供給する入力パターン信号が
プログラムした入力パターン信号と一致しているか否か
の一致をとる一致検出器４と、この一致検出回路４にて
一致出力が得られるとき記憶装置３から出力されている
出力パターン信号を記憶するレジスタ５と、ＰＬＡＩか
ら実際に出力された出力パターン信号を記憶するレジス
タ６と、これらレジス夕５と６に得られた出力パターン
信号を比較し一致しているか否かを比較する比較器７と
、比較器７の出力によって一致しているとき良、不一致
のとき不良の表示をするための良、不良判定信号を出力
する例えばフリップフロップ回路にて構成される良、不
良信号発生器８とから構成される。パターン発生器２と
しては例えばカウンタを用いることができる。ＰＬＡＩ
が例えば入力ピンが３ピンの場合には４ビットカウンタ
が用いられ、その下位３ビットの出力をＰＬＡＩの入力
端子ｌｏ，１，，１２に供給する。パターン発生器２に
はクロック発生器９から出力されるクロック信号を分周
器１０にて分周した出力が供給されその計数値をＰＬＡ
Ｉに供給する。記憶装置３はクロック発生器９から出力
されるクロック信号にて駆動される。分周器１０の分周
比をここでは１／４とすれば記憶装置３はパターン発生
器２の計数速度より４倍の速度で駆動される。従って例
えば先に示した表の入力パターンと出力パターンの期待
値が記憶装置３の出力端子ＰＴとＦＳからクロツク信号
の供給毎に０，１．２，３のステップの順に順次出力さ
れ、入力パターンの期待値は一致検出器４の一方の入力
端子群に供給される。パターン発生器２の出力は記憶装
置３の出力より１／４の速さで変化し、例えば下位３ビ
ットの出力は分周器１０から１パルスが供給される毎に
■Ｌ，Ｌ，Ｌから■日，Ｌ，Ｌ→■Ｌ，日，Ｌ→■日，
日，Ｌ→■Ｌ，Ｌ，Ｈ→■日，Ｌ，Ｈ→■Ｌ，日．Ｈ→
■日，日，Ｈ→のように変化する。よって先ずパターン
発生器２の出力が■Ｌ， Ｌ，Ｌのとき、記憶装置３か
らはこれに記憶された入力パターンが順次４回出力され
パターン発生器２からＰＬＡＩに供給されているＬ，Ｌ
，Ｌに対応する入力パターンが記憶にあるか否か、即ち
プログラムしたか否かを検索する。検索中一致がとれる
と一致検出器４から出力が得られ、この一致検出出力に
よってレジスタ５に記憶装置３から出力されている状態
の出力パターンの期待値を記憶する。尚ここでで−つの
入力パターンに対し複数回一致がとれる場合がある。

例えば先に示した表のようにプログラムした場合におい
てパターン発生器２からＰＬＡＩに日，Ｌ，日を与えて
いるときには先に示した表中１。＝日，１，＝Ｌ，１２
＝日の場合と、ｌｏ＝−，１．＝−，１２＝日の場合と
で一致出力が得られる。即ちｌｏ＝−及び１，＝一はド
ントケアの状態であり、ドントケァの状態では第１図で
説明した第１プログラム素子のＸ，とＸ２が共にオフの
ままの状態であるため入力は日でもＬでも関係ない。よ
ってＬと１，の状態に関係なく１２が１２＝日であれば
ｌｏ＝日，１・＝Ｌ，１２＝日の状態と一致する、従っ
てパターン発生器２から日，Ｌ，日がＰＬＡＩに供給さ
れている場合には記憶装直３の入力パターンの出力が日
，Ｌ，日のときと、一，一，日のときの２個所で一致検
出器４から一致出力が得られる。このようにドントケア
の存在が入力パターンを一義的に決められない理由であ
り通常の論理素子と異なる点である。但しドントケアの
存在によりＰＬＡＩのプログラムが容易に行なえる利点
はある。２個所で一致が検出される場合はしジスタ５の
出力はオア回路１１に帰還させ、オァ回路１１にて１回
副こ得られる出力の期待値と２回目に得られる出力の期
待値との論理和をとり、その論理和を最終的に記憶し比
較器７に供蟻給するように構成される。

従ってパターン発生器２の出力が日，Ｌ，日のときは記
憶装置３の出力パターンの期待値Ｌ，Ｌ，日とＬ，日，
Ｌの論理和Ｌ，日，日が最終的にレジスタ５に記憶され
る。また一致検出器４では記憶装置３から謙出される入
力パターンがＬ，日とドントケア或はディアクティブの
状態があるため４つの状態を検出しなければならない。
このため記憶菱鷹３では一つのパターンの１ビットに対
する情報を２ビットを用いて記憶し４つの状態を記憶す
るようにしている。一致検出回路としては排他的論理和
回路群４ａと、ナンドゲート群４ｂと、ワイヤードアン
ドゲート回路４ｃとにより構成される。尚また第２図に
おいて１２は正及び負論理の設定器を示し、設定器１２
の出力を切替器１３に供給し切替器１３にてレジスタ５
から出力される期待値の極性を設定器１２で設定した極
性の論理に変換し比較器７に供給するように構成してい
る。

上述した如く従釆のＰＬＡ試験装置は入力パターンの発
生から期待値の発生及び期待値とＰＬＡの出力の比較ま
でを全てハードウェアにて構成したものであったため試
験装贋全体が大規模となり複雑となる。また期待値を得
るのに記憶装置３の読出世力を利用したから期待値の謙
出速度を速くし試験時間を短かくするには記憶装置３を
高速応答型記憶装贋を用いなければならなくなり高価は
ものとなる欠点がある。

この発明ではＰＬＡの出力と期待値との比較をマイクロ
コンピュータにて行わせ構成を簡素化しようとするもの
である。

以下にこの発明の−実施例を図面について詳細に説明す
る。

第３図はこの発明の一実施例を示す。

第３図において１は被試験体、即ちここはＰＬＡを示す
。１４はマイクロコンピュータ、１５はこのマイクロコ
ンピュータ１４に附加された主記憶装鷹である。

１６は入力パターン記憶器、１７は出力パターン記憶器
である。

即ちこの発明においてはＰＬＡＩにプログラムしたはず
の入力対出力の関係を先ずマイク。コンピュータ１４を
通じて主記憶装置１５に記憶させる。この入力は例えば
キィーポードから入力することができる。主記憶袋贋１
５に記憶させた入力パターン信号と出力パターンをマイ
クロコンピュータ１４よりデータバスラインＤを通じて
入力パターン記憶装贋１６と出力パターン記憶器１７に
転送し、、これら記憶器１６と１７にそれぞれＰＬＡＩ
にプログラムしたはずの入力パターンと出力パターンを
記憶させる。記憶の終了と共に記憶器１６と１７のアド
レス入力スイッチＳＷ，とＳＷ２を切替え、爾後はパィ
ナリカウンタ１８にて記憶装置１６と１７をアクセスし
、その記憶値を読出す。従って記憶装鷹１６からは先に
説明した表に示す入力パターンが出力され、記憶装置１
７からは出力パターンが読出される。記憶装置１６から
謙出された入力パターンは−致検出器４の一方の入力端
子に供給される。

一致検出器４の他方の入力端子にはしジスタ１９にスト
アされてＰＬＡＩの入力端子に供給される入力パターン
を供給する。よって一致検出器４では現にＰＬＡＩに供
給されている入力パターンと記憶器１６から謙出された
パターンとを比較し、一致がとれたときレジスタ２０‘
こて記憶装魔１７から読出されている出力パターンの期
待値をストアする。一致検出回路４としては例えばこの
発明では第４図に示すように記憶装置１６の読出世力を
それぞれアンドゲート４ａ，４ｂの一方の入力端子に供
給し、レジスタ１９の出力を一方のアンドゲート４ａに
は直接、また他方のアンドゲート４ｂにはィンバータ４
ｃを通じて供Ｖ給する。このようにレジスタ１９から出
力されるパターン信号の１ビットに対し２ビットの情報
で記憶装置１６に記憶しておくことにより４種類の状態
、即ち日，Ｌ、ドントケア、デアクティブの状態を記憶
しておくことができアンドゲート４ａ，４ｂにおいてそ
の一致を検出することができる。そしてアンドゲ−ト４
ａ，４ｂの出力をオァゲート４ｄに供給し、このオアゲ
ート４ｄの出力をアンドゲート４ｅの一つの入力端子に
供給し、このアンドゲート４ｅの他の入力端子には同様
に一致を検出した他のビットの一致出力を供給し、アン
ドゲート４ｅにて全てのビットの一致を検出するように
構成される。一方ＰＬＡＩの出力パターンはしベル比較
器２１にて所定のレベルの出力となっているか否かを判
別され所定レベルに達している信号をＨ又はＬと判定し
、その判定出力をレジスタ２２にストアする。

このようにして被試験体１から出力されたパターンと、
プログラムしたはずの期待値とをレジスタ２２，２川こ
スストアさせレジスタ２２及び２０の内容をバスライン
Ｄを通じてマイクロコンピューター４に転送し良、不良
の判定はマイクロコンピュータ１４の演算器によって行
われる。

レジスタ２３には記憶装置１６と１７に記憶した記憶数
がストアされる。この記憶数とバィナリカウンタ１８の
計数出力とをディジタル比較器２４にて比較しバィナリ
カウンタ１８の計数値がレジスタ２３にストァした数と
一致したとき記憶装置１６と１７に記憶した入力パター
ン及び出力の期待値の全てが読出されたこととなりディ
ジタル比較器２４の一致出力によりマイクロコンピュー
タ１４に比較終了信号を出しレジスタ２２と２０‘こス
トアされた内容をマイクロコンピュータ１４に取込むよ
うに指令する。これと共にバイナリカウンタ１８の計数
動作も停止させ記憶装置１６，１７の読出動作を停止す
る。レジスタ１９に新しい入力パターンがマイクロコン
ピュータ１４からストアされるとバィナリカウンタ１８
としジスタ２２及び２０１こリセット信号が与えられバ
ィナリカウン夕１８は初期値から計数をを再開し記憶装
置１６と１７をゼロ番地から読出を始める。このように
してＰＬＡＩの入力に与えられる入力パターンが変更さ
れる毎に記憶装置１６と１７の読出が一巡され入力パタ
ーンと記憶装置１６の読出出力が一致する毎に記憶装置
１７の読出出力をレジスタ２０にストアし、その内容が
レジスタ２２の内容とマイクロコンピュータ１４におい
て比較される。尚この例ではしジスタ２０として例えば
一度日が入力されたビットの内容は次にＬが入力されて
も日に保持されるようなＪ−Ｋフリツプフロツプを用い
たレジスタが用いられ記憶袋直１７の出力の論理和がレ
ジスタ２０に蓄積されるように構成される。即ち記憶装
置１６，１７の読出が一巡する間にＰＬＡＩの入力パタ
ーンと記憶菱贋１６の諸出パターンとが一致する毎に記
憶器１７の出力がレジスタ２０‘こストアされ−致の回
数が複数回あるとその論理和の累積加算値がレジスタ２
川こ記憶される。以上説明した如くこの発明によればパ
ターン発生部と良、否の判定とを分離し良、否の判定を
マイクロコンピュータ１４にて行わせるようにしたから
装置全体の規模を従来の試験装魔より小さくすることが
できた。

また良、否の判定をマイクロコンビューータ１４にて行
わせるからしジスタ２０と２２の内容をマイクロコンピ
ュータ１４に取込めばレジスター９には新しい入力パタ
ーンをストアすることができ、パイプリカウンタ１８も
初期状態に戻しレジスタ２０及び２２もリセットするこ
とができるから次の入力パターンに対する試験を行うこ
とができる。従って次の入力パターンの試験中にマイク
ロコンピュータ１４では前の試験結果の良、否を判定す
ることができる。

【図面の簡単な説明】

第１図はこの発明の試験袋直によって試験されるプログ
ラマフル・ロジック・アレイを説明するための接続図、
第２図はこのプログラマフル・ロッジク・アレイの従来
の試験装置を説明する系統図、第３図はこの発明の一実
施例を示す系統図、第４図はこれに用いた一致検出回路
の一実施例を示す系統図である。 １：プログラマフル・ロジック・アレイ、１４：マイク
ロコンピュータ、１６：入力パターン記憶装置、１７：
出力パターン記憶装置、２０，２２：レジスタ。 が１図 ネ２図 才３図 オム図

Claims (1)

【特許請求の範囲】
1. １ 入力端子を複数有しその入力端子に入力信号を与え
   ることによつて出力端子より設定された出力が得られる
   プログラマブル・ロジツク・アレイ試験器においてて、
   該プログラマブル・ロジツク・アレイにプログラムした
   入力パターン信号を記憶した入力パターン記憶器と、こ
   の入力パターン記憶器から読出される入力パターン信号
   と対する期待値を記憶した出力パターン記憶器と、上記
   パターン記憶器の出力と上記プログラマブル・ロジツク
   ・アレイの入力信号とを比較する一致検出器と、該一致
   検出器において一致が得られる毎に上記出力パターン記
   憶器から出力される期待値の論理和を累積加算した値を
   記憶するレジスタと、上記入力パターン及び出力パター
   ン記憶器の全ての読出しが完了する毎に上記レジスタの
   出力と上記プログラマブル・ロジツクク・アレイの出力
   を続込で比較するマイクロコンピユータとより成るプロ
   グラマブル・ロジツク・アレイ試験器。