JPS6037913B2 - 電子時計 - Google Patents

Description

【発明の詳細な説明】 本発明は電子時計の緩急調整装置に係り、特に０規正時
に歩度の誤差を修正するようにしたものに関するもので
ある。

例えば、電子時計の発振器に水晶振動子を用いた場合、
水晶振動子に生産上のバラッキがあるため、時計組立て
時、発振器に取付けたトリマコンデンサを調整して、発
振周波数を一定の基準周波数に調整している。

しかし、水晶振動子は、温度変化や経年変化等の影響も
受けその発振周波数を変動させる。従来、これを修正す
るための発振器に発振周波数安定回路または温度補償回
路を組込むことが提案されているが、これらは、いずれ
もアナログ的であり装置が大型化し、特に、腕時計にお
いては、実施できないという欠陥があった。また、電子
時計において、適当な時報に合わせて押ボタンスイッチ
等を操作することによって、時計が遅れていても進んで
いても秒カウンタの内容を０にリセットする０規正装置
が組込まれているものもあるが、これは時計の遅れまた
は進みを時報に合せて修正するだけで、遅れがちな時計
を進むようにしたり、逆に進みがちな時計を遅れるよう
にするものではない。本発明は従来のアナログ的な回路
を用いずに、０規正装置を応用し、０規正を行うと同時
にその時計の遅れまたは進み量を判別するようにし、デ
ィジタル処理して遅れがちな時計は少しづつ進めまた、
進みがちな時計は少しづつ遅らせて、常時ある一定の精
度で時計動作が行なわれるようにするものである。

ところで、時計の遅れまたは進み量を０規正時の秒内容
のみによって判別しようとすると、０規正の操作時期に
よって、遅れ量が大きい場合は進みとし、進み量が大き
い場合は遅れとして判別してしまう可能性がある。

このとき、これらの判別に従って歩度が修正されれば、
進みがちな時計はより進む方向へ逆に遅れがちな時計は
より遅れる方向に修正される。本発明はこの欠点も除去
した有用な緩急装置を提供するものである。

以下図面の一実施例に従って本発明を説明する。

第１図は本発明の一実施例を示すブロックダイアグラム
である。

図において、発振回路１は水晶振動子を含み３２．７６
雛日２の基準信号ｆｏを出力する。分周回路２は多数の
Ｔ型フリツプフロツプＦＦ２，〜ＦＦ２ｎから構成され
、基準信号ｆｏをＩＨ２にまで分周する。分周回路２は
、第２、第３段目のフリツプフロツプＦＦ２２，ＦＦ幻
間にオアゲートＯＲ，を介挿し、第２段目のフリップフ
ロップＦＦ２２の出力信号ｆｏ／４の他に、後述する遅
れ修正信号Ｐｄおよび進み修正信号Ｐｆも第３段目フリ
ップフロップＦＦ２３のＴ端子に入力するようにしてい
る。分周されたＩＨＺ信号ｓは秒カウン夕３、分力ウン
夕４、時カウンタ５、日カウンタ６に順次入力されてそ
れぞれの時刻情報をカウントし、図示しない各デコーダ
・ドライバー回路を介して表示装置により時刻を表示す
る。秒カウンタ３は１位桁秒カウンタおよび１の立桁秒
カゥンタより構成され、それぞれＩＧ隼、６進動作をし
、秒カウンタ３としては、６Ｇ隻動作を行つ。

この秒カゥンタ３の各ＢＣＤ出力の真理値は第１表およ
び第２表のようになる。

第１表 １位桁秒力ゥンヌ‐ 第２表 １０位桁秒力ゥンタ‐ これらＢＣＤ出力はバッファメモリ７、修正用基準信号
発生用デコーダ８、比較回路９、および図示しない砂表
示用デコーダに入力される。

バッファメモリ７は、ＢＣＤ出力数に対応するＤ型フリ
ップフロップから構成され、ｃｌ端子に入力されるクロ
ック信号ｃ１の立上りによって秒カゥンタ３のＢＣＤ出
力を読み込み記憶する。比較回路９は秒カウンタ３のＢ
ＣＤ出力を入力し、２４秒以上か２４秒未満かを比較し
て２４秒以上のとき論理値１を出力し、アンドゲ−トＡ
ＮＤ，およびヱクスクルーシブ・オアゲートＥｘ−ＯＲ
を介して桁上げ信号を分力ウンター４に入力する。ヱク
スクルーシブ・オアゲートＥｘ−ＯＲの他方には秒カウ
ンタ３により分周された１／６０ＨＺの分信号ｍが入力
される。スイッチＳは０規正用の押圧スイッチであり、
例えば電子腕時計であれば側に設けられ、スイッチＳを
押圧してオンすると、電圧Ｖ＋が０規正用信号発生器１
川こ加えられ論理値１を入力する。

０規正用信号発生器１０は論理値１の入力に従って単一
の一定パルス中を有するクロック信号ｃｌとりセット信
号Ｒを発生する。

クロック信号ｃｌはアンドゲートＡＮＤ２を介して前述
したバッファメモリ７のｃｌ端子に入力されるとともに
、アンドゲートＡＮＤ，の他方に入力して比較回路９の
出力の導出を制御する。リセット信号Ｒはクロツク信号
ｃｌの立下りから若干遅れてから立上るものであり、砂
カウンタ３のＲ端子とカウンター１のＲ端子とに入力さ
れ論理値１の間リセットする。

カウンタ１１は時カウンタ５より分周された１／６０×
１／６０×１／２４日２の日信号ｄをアンドゲートＡＮ
Ｄ３を介して入力し、入力パルスが３の固入ったら、は
じめて出力ｄ３０が論理値１となるカゥンタである。

０規正用押圧スイッチＳを神圧してオンすると、０規正
用信号発生器１０の出力、リセット信号Ｒが、カウンタ
ー１のＲ端子に入力されてカウンタ１１をリセットし、
その後リセット信号Ｒが論理値０になればカウンタ５は
カウントを開始する。

カウンタ１１の出力ｄ３０はインバータｌｎ，を介して
アンドゲートＡＮＤ３の他方に入力されている。

従ってカウンタ１１がカウントを開始してから、時カウ
ン夕５からの日信号ｄが３の固入った時点で（３０日縫
った時′点）アンドゲートＡＮＤ３を閉じるためカウン
タ１１の出力ｄ３川まカウントを開始してから３０日以
内であれば、論理値０，３０日以上経てば論理値１とな
る。また、カウンタ１１の出力ｄ３川まインバータｌｎ
，を介してアンドゲートＡＮＤ２に入力されてクロツク
信号ｃｌがバッファメモリ７のｃｌ端子に入力されるの
を制御する。

バッファメモリ７の出力は数値検出ゲート回路１２に入
力される。

すなわちこの数値検出ゲート回路１２はバッファメモリ
７の記憶ＢＣＤ出力から４〜８秒，９〜１親沙 １４〜
１親砂， １９〜２乳酸，２４〜２母妙，２７〜３１秒
，３２〜３現少 ３７〜４１秒，４２〜４６秒，４７〜
５１秒，５２〜５鏡砂を第３表のような論理をとって各
秒検出信号Ｃ，，Ｃ２・・・Ｃ，．を発生する。第 ３
表 数値検出ゲート回路砂カウンタ３のＢＣＤ出力
を入力とする修正用基準信号発生用デコーダ８は、秒カ
ウンタ３の内容が「６Ｊ「１２」，「１４」，「２４」
，「２８」，「３０」，「３６」のときそれぞれ論理値
１となる信号Ｄ６，Ｄ，２，Ｄ，４，・・・Ｄ３６を出
力する。

惨正用基準信号発生用デコーダ８の出力Ｄ６，Ｄ，２・
・・Ｄ３６を入力とする修正用基準信号発生回路１ ３
は各々Ｄ６、Ｄ６十Ｄ，２、Ｄ６十Ｄ，２十Ｄ，４、Ｄ
Ｇ＋Ｄ，２十Ｄ，４十Ｄ２４、”・、ＤＢ＋Ｄ，２十○
，４十Ｄ２４十Ｄ蟹十Ｄ３ｏ＋Ｄ３６の論理をとったＦ
，，Ｆ２，Ｆ３，Ｆ４，Ｆ５，Ｆ６，Ｆ７を出力する。
修正用基準信号発生回路１３の出力Ｆ，，Ｆ２，Ｆ３，
Ｆ４および数値検出ゲート回路１２の出力Ｃ，，Ｃ２，
Ｃ３，Ｃ４を入力とする第１歩度修正量選択ゲート回路
１４において修正用基準信号Ｆ．，Ｆ２，Ｆ３，Ｆ４と
秒検出信号Ｃ．，Ｃ２，Ｃ３，Ｃ４とはそれぞれ対にな
ってアンドがとられ、それらアンド出力を入力とするオ
ア出力が第１歩度修正量選択ゲート回路１４の出力Ｐｄ
′となる。すなわち、秒検出信号Ｃ，が論理値１の時に
は第１歩度修正量選択ゲート回路１４の出力Ｐｄ′は、
１分毎に１パルスを出力する。秒検出信号Ｃ２が論理値
１の時には出力Ｐｄ′は１分毎に２パルスを出力する。
秒検出信号Ｃ３，Ｃ４がそれぞれ論理値１の時には、出
力Ｐｄ′は、１分毎に３パルス，４パルスを出力する。
修正用基準信号発生回路１３の出力Ｆ，，Ｆ２，・・・
Ｆ７と秒検出信号Ｃ５，Ｃ６．・・・，Ｃ，．とを入力
とする第２歩度修正量選択ゲート回路１５において修正
用基準信号Ｆ，，Ｆ２，・・・，Ｆ７と秒検出信号Ｃ，
．，ＣＭ Ｃ９．・・・，Ｃ５とはそれぞれ対になって
アンドが′とられ、それらアンド出力を入力とするオア
の出力が第２歩度疹正量選択ゲ−ト回路１５の出力Ｐｒ
となる。

すなわち、秒検出信号Ｃ５，Ｃ６，・・・，Ｃ，．がそ
れぞれ論理値１の時には出力Ｐｆ′は１分毎に７パルス
，６パルス，…，１パルスを出力する。

なお、修正用基準信号発生用デコーダ８において、上記
実施例では秒カウンタ３の内容「６」「１２」，…，「
３６」をデコードするようにしたが、これに限られるも
のでない。

要するにここでは１分間に独立した（つまり位相の異な
る）７個のパルスが得られればよいのであってデコード
する内容としてはどのような値であっても何ら差支えな
い。修正用基準信号発生回路１３では、これらの論理和
が適当にとられて、出力Ｆ，（１分毎に１パルスの信号
、Ｆ２（１分間に２パルスの信号）、・・・，Ｆ７（１
分間に７パルス信号）を準備することとなる。後述のよ
うに１分毎のパルス数のみが歩度修正に影響する。第１
，第２歩度修正量選択ゲート回路１４，１５の出力Ｐｄ
′およびＰｆ′はそれぞれ遅れ修正信号Ｐｄを発生する
修正信号発生回路１６および進み修正信号Ｐｆを発生す
る進み修正信号発生回路１７に入力される。

遅れ修正信号発生回路１６および進み修正信号発生回路
１７の詳細はそれぞれ第２図、第３図のとおりである。
遅れ修正信号発生回路１６において、歩度修正量選択ゲ
ート回路１４の出力Ｐｄ′はＤ型フリップフロップＦＦ
，肘の○端子に入力され、このＤ型フリップフロップＦ
Ｆ，６−，のＱ端子出力は次段のＤ型フリップフロップ
ＦＦ，６‐２のＤ端子に入力される。

これらＤ型フリツプフロツプＦＦ，肘、ＦＦ，６‐２の
Ｔ端子には、発振回路１の基準信号ｆｏの反転信号ｆｏ
、分周回路２の第１段目および第２段目のＴ型フリツプ
フロツプＦＦ２，，ＦＦ２の出力信号ｆｏ／２，ｆｏ／
４を入力とするナンドゲートＮＡＮＤ，６の出力が入力
される。アンドゲートＡＮＤ，６はＤ型フリツプフロツ
プＦＦ，６−，およびＦＦ，５‐２のＱ端子出力および
Ｑ端子出力を入力し、出力は遅れ修正信号Ｐｄとして分
周回略２の第２段、第３段目のＴ型フリップフロップＦ
Ｆ２２，ＦＦ２３問に介挿したオアゲートＯＲ，に入力
される。

進み修正信号発生回路１７において、歩度修正量選択ゲ
ート回路１５の出力Ｐｆ′はＤ型フリップフロツプＦＦ
，７−，のＤ様子に入力されそのＱ端子出力は次段のＤ
型フリップフロップＦＦ．７‐２のＤ端子に入力される
。

これらＤ端子フリップフロップＦＦ，７−．およびＦＦ
，７‐２のＴ端子には、分周回路２の第２段目のＴ型フ
リップフロップＦＦ２２の出力信号ｆｏ／４を入力して
いる。アンドゲートＡＮＤ，７−，はＤ型フリツプフロ
ツプＦＦ，７−，およびＦＦ，７‐２のＱ端子出力およ
びＱ端子出力をそれぞれ入力し、アンドゲートＡＮＤ，
７−２はアンドゲートＡＮＤ，７−，の出力、インバー
タｌｎ，７−，および同ｌｎ，７‐２を介して出力信号
ｆｏ／２，ｆｏ／４の反転信号ｆｏ／２，ｆｏ／４およ
び発振回路１の基準信号ｆｏを入力とする。アンドゲー
トＡＮＤ，７‐２の出力は進み修正信号Ｐｆとしてオア
ゲートＯＲ，に入力される。具体的に動作を順に追って
説明する。０規正用の押圧スイッチＳを適当な時報に合
せて押圧しオンすると、０規正用信号発生器１０からク
ロック信号ｃｌおよびリセット信号Ｒを発生する。

ここで、秒カウンタ３の秒内容が２４秒以上であれば比
較回路９はこれを検出して論理値１１を出力する。

クロック信号ｃｌは、比較回路９の出力が、もし論理値
１であれば、アンドゲートＡＮＤ，およびエクスクルー
シブ・オアゲートＥｘ−ＯＲを介して分力ウンタ−４に
桁上げ信号を入力する。逆に秒カウンタ３の秒内容が２
４秒未満であれば比較回路９の出力は論理値０であって
分力ゥンター４へ桁上げ信号を入力しない。つまり、こ
こにおける０規正は時報に合せてスイッチＳを押圧する
時、秒カウンター３の内容が２４秒未満であれば時計は
進んでいるとみなし秒カゥンタ３を０にリセットして正
時に合せ、２４秒以上であれば、遅れているとみなし秒
カウンタ３を０にリセットすると同時に分力ウンタ−４
に桁上げ信号を入力し分力ウンタ４の内容に１分を加算
してその後直ちにカウントを再開させるのである。

一方、前回０規正を行ってから３０日以内の場合には、
カウンタ１１の出力ｄ３川ま論理値０なのでィンバータ
ｌｎ．を介してアンドゲートＡＮＤ２の片方を論理値１
としているため、クロツク信号ｃｌはバッファメモリ７
のｃｌ端子に入力される。

逆に、３０日以上縫っている場合には、カウンタ１１の
出力ｄ３０は論理値１なので、クロツク信号ｃｌをバッ
ファメモリ７のｃｌ端子に入力させなし、。すなわちカ
ウンタ１１の出力ｄ３０が論理値０で、クロツク信号ｃ
ｌがバッファメモリ７に入力されるときのみバッファメ
モリ７はクロツク信号ｃｌの立上り時に秒カウンター３
のＢＣＤ出力を読み込み記憶する。

リセット信号Ｒはクロック信号ｃｌが論理値０になって
から論理値１になり、秒カウンタ３およびカウンタ１１
を０にリセットする。

リセツト信号Ｒが論理値０になれば、秒カウンタ３およ
びカウンタ１１はリセットが解除され、秒カウンタ３は
１秒信号ｓにより、カウンター１１は日信号ｄによるカ
ウントを再開する。バッファメモリ７に記憶された内容
は数値検出ゲート回路１２によりその数値が検出され、
該当の秒検出信号Ｃ，，Ｃ２・・・ＣＩ，から論理値１
を出力する。

例えば４〜８秒の数値を検出した場合には秒検出信号Ｃ
，が論理値１を出力する。そして第１歩度修正量選択ゲ
ート回路１４では、この秒検出信号Ｃ，によって修正用
基準信号Ｆ，が遅れ修正信号発生回路１６に入力される
。第４図は遅れ修正信号発生回路１６の動作を説明する
ためのタイムチャートである。

ナンドゲートＮＡＮＤ，６は発振回路１の基準信号ｆｏ
の反転信号ｆｏ、分周回路２の第２、第３段目のＴ型フ
リップフロツプＦＦ２，，ＦＦ２２の出力信号ｆｏ／２
，ｆｏ／４を入力し、ｆｏ・（ｆｏ／２）・（ｆｏ／４
）の論理をとる。Ｄ型フリップフロップＦＦ，６−，の
Ｄ端子が論理値１になると、ナンドゲートＮＡＮＤ．６
の出力の最初の立上りでそのＱ端子に論理値１を出力さ
せ（タイムチャートＱ，６−，）、次の立上りで次段の
Ｄ型フリップフロップＦＦ，６‐２のＱ端子にも論理値
１を出力させる（タイムチャートＱ，６‐２）。アンド
ゲートＡＮＤ，６はこれらＤ型フリツプフロップ，肘お
よびＦＦ，６‐２のＱ端子出力およびＱ端子出力により
Ｑ，６−．・Ｑ．６‐２の論理をとって遅れ修正信号Ｐ
ｄとして出力する。遅れ修正信号Ｐｄは出力信号ｆｏ／
４の一周期分のパルス中を有し、かつ出力信号ｆｏ／４
の連続する二つの論理値１間にまたがって論理値１にな
るために、オアゲートＯＲ，によりＰｄ十ｆｏ／４の論
理をとると、タイムチャートで明らかなように出力信号
ｆｏ／４の一つの論理値１パルスを抹消する。

これは例えば前述したように修正用基準信号Ｆ，が遅れ
疹正信号発生回路１６に入力されるならば、修正用基準
信号号Ｆ，は６０秒に１発づつパルスを発生するので、
１分間に１回づつ出力信号ｆｏ／４の一つの論理値１パ
ルスが抹消されることになる。出力信号ｆｏ／４の一つ
の論理値１パルスが抹消されると４／３２７６頚秒遅れ
る。従って１分間に１発づっパルスが遅れ修正信号発生
回路１６に入力されると、１日に、６０×６０×２４×
１／６０＝１４４の固の論理値１パルスが抹消され４／
３２７６８×１４４０＝０．１７母砂遅らせる。１カ月
を３０日として計算すれば、０．１７６×３０＝５．２
現砂、遅らせることが出きる。

数値検出ゲート回路１２において９〜１鏡砂を検出して
秒検出信号Ｃ２が論理値１になった場合には、修正用基
準信号Ｆ２が遅れ修正信号発生回路１３に入力され、出
力信号ｆｏ／４の論理値１パルスは修正用基準信号Ｆ，
の時の２倍抹消されるので、１か月当り１０．５６秒遅
らせることが出きる。同様に数値検出ゲート回路１２に
おいて、それぞれ１４〜１鏡砂 １９〜２幻砂を検出し
た場合には１か月当り各１５．８４秒，２１．１２秒遅
らせることが出きる。数値検出ゲート回路１２において
、２４〜２釘砂，２７〜３１秒，３２〜３競抄，３７〜
４１秒，４２〜４母沙 ４７〜５１秒，５２〜５競砂を
検出したときはそれぞれ各秒検出信号Ｃ５，Ｃ６，・・
・、Ｃ，．を論理値１として出力する。

歩度修正量選択ゲート回路１５においては、秒検出信号
Ｃ５，Ｃ６，・・・、Ｃ，．に対応して、それぞれ疹正
用基準信号Ｆ７，Ｆ６，…、Ｆ，をＰｆ′として出力す
る。第５図のタイムチャートを参照して進み惨正信号発
生回路１７の動作を説明する。

Ｄ型フリップフロップＦＦ，７−，のＤ端子が論理値１
になると出力信号ｆｏ／４の最初の立上りで、そのＱ端
子出力が論理値１を出力し（タイムチャートＱ，７−・
）、次の立上りでＤ型フリップフロップＦＦ，８‐２の
Ｑ端子出力は論理値１を出力する（タイムチャートＱ，
７‐２）、アンドゲートＡＮＤ．７−，はＱ，７−．・
ＱＱ，７‐２の論理をとりアンドゲートＡＮＤ，？‐２
に入力する。アンドゲートＡＮＤ，７‐２は更にＱ，７
−．・Ｑ，７‐２・ｆｏ／す・ｆ両を・ｆｏの論理をと
って基準信号ｆｏの１／２の周期に相当するパルス中を
有し出力信号ｆｏ／４が論理値０となる間に論理値１と
なる進み後正信号Ｐｆを出力する。オアゲートＯＲ，に
よりｆｏ／４十Ｐｆの論理をとると出力信号ｆｏ／４に
１つの論理値１パルスを追加した形となる。

これは進み修正信号発生回路１７に入力されるＰｆ′が
論理値１になる毎に行われる。従って、前述と同様にし
て計算すれば２４〜２６秒を検出して、修正用基準信号
Ｆ７を入力する時には１か月当り３６．９６秒、２７〜
３１秒検出して修正用基準信号Ｆ６を入力するときには
、３１．総秒，３２〜３嶺沙、３７〜４１秒，４２〜４
綿少 ４７〜５１秒，５２〜５６秒をそれぞれ検出する
ときには、１か月当り２６．４餌少 ２１．１２段・，
１５．８４秒，１０．５６秒，５．２８秒進ませること
が出きる。なお修正用信号Ｆ，，Ｆ２，・・・、Ｆ７は
秒カウンタ３のＢＣＤ出力を修正用基準信号発生用デコ
ーダ９に入力して得るため、その時間間隔は正確に１分
毎とはならないがその誤差はほとんど無視される。

この時計の歩度修正を表で表わしてみると第４表のとお
りである。

第４表において「−」は遅れ、「十一は進みを示し、修
正時間の「一」あるいは「十一は時計をその値だけ遅ら
せ、あるいは進ませる方に動作することを意味する。修
正後誤差は上述した修正によって、各操作時の秒内容に
対応して見掛上の遅れまたは進みがそれらの数値になっ
たことを意味している。また、遅れ時間は操作時の秒内
容に並託して（）内に示している。表 ４ 歩
度修正−欄これから明らかなように疹正後の歩度は略々
３秒／月の遅れ進み範囲内に入れることができ、時計の
歩度を無修正範囲すなわち第４表でいえば操作時の秒内
容を０〜３秒あるいは５７〜５９秒として落着かせる。

さて、一般に、水晶振動子とＣ−ＭＯＳィンバータを粗
合せた発振回路は遅れがちであり、遅れ進みの判別境界
値を２４秒にとり、時計が２鏡砂進む、あるいは３競砂
遅れるのに少なくとも３０日間はかかるものとすると、
約３０日毎の０規正操作で分力ウンタ４への桁上げを含
めてほぼ正確な正時が期待できる。

ところがここでは、上述したように０規正の操作と同時
に、０規正時の秒内容に従って歩度を修正するようにし
ている。しかし、今、前回０規正を行なってから次の０
規正を行なうまでの期間が長くなっているとすれば、累
積誤差が非常に大きくなって、歩度の修正において遅れ
進みの判別を謀まる可能性が強くなる。例えば、０規正
操作時に進みが５鼠抄あるいは、遅れが５の砂というよ
うな場合には、それぞれ遅れが１の砂あるし、は進みが
１の塾と判別し、進みがちな時計はより進み、遅れがち
な時計はより遅れるように歩度を修正してしまう恐れが
ある。本装置では前述したように、カゥンタ１１の出力
ｄ３０によりバッファメモリ７の読み込みを制御してお
り、３０日以上ではバッファメモリ７の内容を書きかえ
ない。

つまり、前回０規正を行なってから次の０規正を行なう
までの期間が３０日以上であるときは、０規正のみを行
なって歩度の修正は行なわれないようにしている。従っ
て、本装置においては少なくとも謀った方向に歩度が修
正されることを有効に阻止する。なお、０規正を行なう
期間が長い場合、０規正における遅れ進みの判別を譲ま
り分内容を１分不足あるいは１分余分な状態とすること
もあるが、これは図示していない時刻修正機構により容
易に修正でき、０規正の動作を歩度の修正と同様にカウ
ンタ１１の出力ｄ３０で制御することはあえて必要でな
い。また、０規正を行なう期間が長いということは今の
時計に有する歩度が小さいからであるということもあり
、このような場合は歩度を修正する必要がなくかつ０規
正さえ行えれば充分であるから、本装置は便利で非常に
有用である。以上、本実施例では遅れ進みの判別境界値
を２４秒に設定し、時計が２乳砂進み、あるいは３筋砂
遅れるのに少なくとも３０日間かかるものとしたが、他
の設定値および他の期間でももちろん可能である。

また、０規正操作時の秒内容検出範囲、修正用基準信号
、修正用基準信号により制御される分局段を任意に設定
することにより、更に他の好ましい緩急装置を得ること
も可能である。このように本発明によれば、緩急装置を
ディジタル化して他の時計回路とともに、一のＬＳＩチ
ップ等に内蔵でき、実装面積の限られた電子腕時計等に
非常に有用であるとともに、使用者の手によって時報に
合わせて操作するだけで０規正および歩度の修正が同時
にでき便利な緩急装置を提供する。

また、歩度の修正において、０規正操作の期間によって
進み遅れの判別を誤って歩度を更に狂わせることが考え
られるが、本発明では期間が長いとき比較する秒内容の
読み込みを阻止するようにしており、謀まった方向に歩
度を修正することがない。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロックダイアグラム
、第２図は第１図の遅れ修正信号発生回路１６を示すよ
り具体的なブ。 ツクダイアグラム、第３図は第１図の進み修正信号発生
回路１７を示すより具体的なブロックダイアグラム、第
４図は第２図の各部信号波形を示すタイムチャート、第
５図は第３図の各部信号波形を示すタイムチャートであ
る。１・・・…発振回路、２・・・・・・分周回路、３
・・・・・・秒カウン夕、４……分力ウンタ、７……バ
ッファメモリ、８・・・・・・修正用基準信号発生用デ
コーダ、９・・・・・・比較回路、１０・・・・・・０
規正用信号発生器、１１・・・・・・歩度修正制御用カ
ゥンタ、１２・・・・・・数値検出ゲート回路、１３・
・・・・・疹正用基準信号発生回路、１４・・・・・・
第１歩度修正量選択ゲート回路、１５・・・・・・第２
歩度修正量選択ゲート回路、１６・…・・遅れ修正信号
発生回路、１７…・・・進み修正信号発生回路。 第２図 図 船 第３図 第４図 第５図

Claims (1)

【特許請求の範囲】
1. １ 水晶振動子を含む基準信号発生手段と、前記基準信
   号を低周波数に分周する分周手段と、前記低周波数の分
   周出力を計数し秒，分，時等の時刻情報を計時するカウ
   ンタ手段を備えてなる電子時計に於いて、スイツチの操
   作により前記秒カウンタの秒内容を０にリセツトすると
   ともに、前記スイツチの操作時の秒内容に従つて分カウ
   ンタへの桁上げを制御する０規正手段と、前記スイツチ
   の操作時の秒内容を読み込み、該秒内容に区分されて前
   記分周手段における高周波数分周段出力信号へのパルス
   抹消又はパルス追加数を制御する歩度修正手段と、前記
   ０規正の操作がなされる期間をカウントする０規正操作
   期間カウンタ手段とを有し、該０規正操作期間カウンタ
   手段で一定期間以上をカウントしたとき、前記歩度修正
   手段において、前記スイツチの操作時における秒内容の
   読み込みを阻止する構成としたことを特徴とする電子時
   計。