JPS6037926B2 - ドツト・パタ−ン出力制御方式 - Google Patents
ドツト・パタ−ン出力制御方式Info
- Publication number
- JPS6037926B2 JPS6037926B2 JP53159483A JP15948378A JPS6037926B2 JP S6037926 B2 JPS6037926 B2 JP S6037926B2 JP 53159483 A JP53159483 A JP 53159483A JP 15948378 A JP15948378 A JP 15948378A JP S6037926 B2 JPS6037926 B2 JP S6037926B2
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- slave processor
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Description
【発明の詳細な説明】
本発明は、ドット・パターンで構成される文字等のパタ
ーンを出力するドット・パターン出力制御方式に関する
ものである。
ーンを出力するドット・パターン出力制御方式に関する
ものである。
従釆のドット・プリンタを有するＰＯＳターミナルにお
いては、１台のプロセッサがシステム全体を管理してお
り、印字出力を行う際、このプロセッサが１行分の文字
情報をプログラムによってメモリからドット・プＩＪソ
タ制御回路に転送し、ドット・プリンタ制御回路が文字
コードをデコーダと文字発生器とを用いてドット・パタ
ーンに変換し、ドット・プリンタがこのドット・パター
ンに基づいて文字を印字している。
いては、１台のプロセッサがシステム全体を管理してお
り、印字出力を行う際、このプロセッサが１行分の文字
情報をプログラムによってメモリからドット・プＩＪソ
タ制御回路に転送し、ドット・プリンタ制御回路が文字
コードをデコーダと文字発生器とを用いてドット・パタ
ーンに変換し、ドット・プリンタがこのドット・パター
ンに基づいて文字を印字している。
しかし、この種のＰＯＳターミナルは、‘ィー プロセ
ッサの負荷が大きいこと、‘ｏ｝ ユーザの要求に応じ
て、文字発生器の内容を変更することが非常に困難なこ
と、等の欠点を有している。
ッサの負荷が大きいこと、‘ｏ｝ ユーザの要求に応じ
て、文字発生器の内容を変更することが非常に困難なこ
と、等の欠点を有している。
本発明は、上記の欠点を除去するものであって、主プロ
セッサの負荷を減少できると共に、ドット・パターンを
格納するメモリの内容を容易に変更できるようになった
パターン出力制方式を提供することを目的としている。
セッサの負荷を減少できると共に、ドット・パターンを
格納するメモリの内容を容易に変更できるようになった
パターン出力制方式を提供することを目的としている。
そしてそのため、本発明のドット・パターン出力制御方
式は、主プロセッサと、該主プロセッサにより記憶内容
が書替可能なメモリと、ドット・パターン出力装置と、
該ドット・パターン出力装置を制御する従プロセッサと
を具備し、且つ上記〆モリの内容が上記従プロセッサに
より講出し可能なように構成されたデ−タ処理装置にお
いて、上記〆モリは、印字すべき文字列を一意に指定で
きる文字情報群を格納する印字バッファと、複数種類の
文字のドット・パターンを格納するドット・パターン格
納域とを有し、上記従プロセッサは、上記印字バッファ
から文字情報を読出し、読出された文字情報に基づいて
上記ドット・パターン格納域から対応する文字のドット
・パターンを読出し、謙出したドット・パターンを上記
ドット・パターン出力装置に供給するよう構成されてい
ることを特徴とするものである。以下、本発明を図面を
参照しつつ説明する。第１図は本発明の１実施例のブロ
ック図、第２図は従プロセッサの主メモリ・アクセスを
説明するための図、第３図は印字バッファおよびドット
・パターン格納域を示す図、第４図は文字先頭アドレス
記入ブロックの構成を示す図、第５図は１行の全ての文
字が小文字の場合および１行の全ての文字が大文字の場
合における印字バッファの構成を説明する図、第６図は
印字バッファと印字桁の対応例を示す図である。
式は、主プロセッサと、該主プロセッサにより記憶内容
が書替可能なメモリと、ドット・パターン出力装置と、
該ドット・パターン出力装置を制御する従プロセッサと
を具備し、且つ上記〆モリの内容が上記従プロセッサに
より講出し可能なように構成されたデ−タ処理装置にお
いて、上記〆モリは、印字すべき文字列を一意に指定で
きる文字情報群を格納する印字バッファと、複数種類の
文字のドット・パターンを格納するドット・パターン格
納域とを有し、上記従プロセッサは、上記印字バッファ
から文字情報を読出し、読出された文字情報に基づいて
上記ドット・パターン格納域から対応する文字のドット
・パターンを読出し、謙出したドット・パターンを上記
ドット・パターン出力装置に供給するよう構成されてい
ることを特徴とするものである。以下、本発明を図面を
参照しつつ説明する。第１図は本発明の１実施例のブロ
ック図、第２図は従プロセッサの主メモリ・アクセスを
説明するための図、第３図は印字バッファおよびドット
・パターン格納域を示す図、第４図は文字先頭アドレス
記入ブロックの構成を示す図、第５図は１行の全ての文
字が小文字の場合および１行の全ての文字が大文字の場
合における印字バッファの構成を説明する図、第６図は
印字バッファと印字桁の対応例を示す図である。
第１図、第２図において、１は主フ。。セッサ、ｌａは
入力装置、ｌｂは回線制御装置、２は従プロセッサ、３
は王〆モリ、４はＣＰＵ間ィンタフェィス、５はＤＭＡ
切替兼パリティ・チェック回路、６は終了通知回路、７
はＲＡＭ、８はＲＯＭ、９−１と３一２は周辺インタフ
ヱイス・アダブタ、１０はタイマ、１１はドット・プリ
ンタ、１１ａはドライバ・レシ−バ、１１ｂはドット・
プリンタ機構部、１２は割込信号発生回路をそれぞれ示
している。主プロセッサ１は、ドット・プリンタ制御を
除く各種の処理や入力装置ｌａ、回線制御装置ｌｂへの
データ転送制御を行い、従プロセッサ２はドット・プリ
ンタ１１の制御を行う。主プロセッサ１と従プロセッサ
２としては、例えば非重復の２相クロツクＪ，、で２
で動作するＭＢ６８００（富士通）形マイクロプロセッ
サを用いることが出来る。主プ。セッサ１と従プロセッ
サ２は位相１／２０サイクル偏椅して同期動作を行う。
主メモリ３には、主プロセッサ１のプログラム格納域、
データ格納城および作業域のみでなく、後述する印字バ
ッファ、ドット・パターン格納域ぎ準備される。ＣＰＵ
間インクフェイス４は、主プロセッサ１のクロツクの従
プロセッサ２への転送、主プロセッサ１からの従プロセ
ッサ２へのりセット信号の転送、主プロセッサーからの
従プロセッサ２への割込信号の転送および従プロセッサ
２から主プロセッサ１への割込信号の転送などを行うも
のである。ＤＭＡ切替兼パリティチェック回路５は、主
プ。セッサ１と主メモリ３間のバス切断、接続制御、従
プロセッサ２と王〆モｌｊ３間のバス切断、接続制御並
びにアドレス情報およびデータのパリティ・チェックを
行うものである。終了通知回路６は、一行分の印字終了
を主プロセッサ１へ通知するためのものである。ＲＡＭ
７は従プロセッサ２の作業メモリであり、ＲＯＭ８は従
プ。セッサ２のプログラム・メモリである。主プロセッ
サ１は主メモリ３をリードおよびライトすることが出来
るが、従プロセッサ２は主メモリ３をリードすることし
か出来ない。また、主プロセッサーは、入力装置ｌａ、
又は回線制御装置ｌｂから電源投入された時に、プ。グ
ラムやドット・パターンをイニシャルプログラムローデ
イング処理により主メモリにライトするようにされる。
第２図を説明する前に第３図、第４図について説明する
。
入力装置、ｌｂは回線制御装置、２は従プロセッサ、３
は王〆モリ、４はＣＰＵ間ィンタフェィス、５はＤＭＡ
切替兼パリティ・チェック回路、６は終了通知回路、７
はＲＡＭ、８はＲＯＭ、９−１と３一２は周辺インタフ
ヱイス・アダブタ、１０はタイマ、１１はドット・プリ
ンタ、１１ａはドライバ・レシ−バ、１１ｂはドット・
プリンタ機構部、１２は割込信号発生回路をそれぞれ示
している。主プロセッサ１は、ドット・プリンタ制御を
除く各種の処理や入力装置ｌａ、回線制御装置ｌｂへの
データ転送制御を行い、従プロセッサ２はドット・プリ
ンタ１１の制御を行う。主プロセッサ１と従プロセッサ
２としては、例えば非重復の２相クロツクＪ，、で２
で動作するＭＢ６８００（富士通）形マイクロプロセッ
サを用いることが出来る。主プ。セッサ１と従プロセッ
サ２は位相１／２０サイクル偏椅して同期動作を行う。
主メモリ３には、主プロセッサ１のプログラム格納域、
データ格納城および作業域のみでなく、後述する印字バ
ッファ、ドット・パターン格納域ぎ準備される。ＣＰＵ
間インクフェイス４は、主プロセッサ１のクロツクの従
プロセッサ２への転送、主プロセッサ１からの従プロセ
ッサ２へのりセット信号の転送、主プロセッサーからの
従プロセッサ２への割込信号の転送および従プロセッサ
２から主プロセッサ１への割込信号の転送などを行うも
のである。ＤＭＡ切替兼パリティチェック回路５は、主
プ。セッサ１と主メモリ３間のバス切断、接続制御、従
プロセッサ２と王〆モｌｊ３間のバス切断、接続制御並
びにアドレス情報およびデータのパリティ・チェックを
行うものである。終了通知回路６は、一行分の印字終了
を主プロセッサ１へ通知するためのものである。ＲＡＭ
７は従プロセッサ２の作業メモリであり、ＲＯＭ８は従
プ。セッサ２のプログラム・メモリである。主プロセッ
サ１は主メモリ３をリードおよびライトすることが出来
るが、従プロセッサ２は主メモリ３をリードすることし
か出来ない。また、主プロセッサーは、入力装置ｌａ、
又は回線制御装置ｌｂから電源投入された時に、プ。グ
ラムやドット・パターンをイニシャルプログラムローデ
イング処理により主メモリにライトするようにされる。
第２図を説明する前に第３図、第４図について説明する
。
第３図において、１３は印字バッファ、１４はドット・
パターン格納城、Ａは起動内容記入ブロック、Ｂは文字
先頭アドレス記入ブロック、Ｃはドット・パターンの列
ェレメント記入フロックをそれぞれ示している。印字バ
ッファー３およびドット・パターン格納城１４は、主メ
モリ３に準備されているものである。印字バッファ１３
はＲＡＭから構成されるものであり、ドット・パターン
格納城１ ４はＲＡＭもしくは書替え可能なＲＯＭから
構成されるものである。英数カナ文字の小文字は例えば
７×９ドットで印字され、大文字の英数カナ文字および
漢字は７×１８ドットで印字される。英数カナ文字のド
ット・パターンは連続する９個の列ェレメント記入ブロ
ックＣに格納される。なお、列ェレメント記入ブロック
Ｃは８ビット構成である。大文字の英数カナ文字を印字
出力する場合には、同一の列ヱレメントが２回ずつ続け
て印字される。漢字のドット・パターンは、薫綾する１
８個の列ヱレメント記入ブロックＣに格納される。印字
バッファ１３の起動内容記入ブロックＡには、従プロセ
ッサ２に対する起動命令などが記入される。文字先頭ア
ドレス記入ブロックＢには、第４図に示すように印字す
べき文字のドット・パターンが記入されている列ヱレメ
ント記入ブロック群の先頭アドレス、大文字／小文字指
定情報および漢字指定情報が記入される。小文字に対し
ては１個の文字先頭アドレス記入ブロックＢが割当てら
れるが、大文字および漢字に対しては連続する２個の文
字先頭アドレス記入ブロックＢが割当てられ、これらの
ブロックＢに同一の先頭アドレスが記入される。なお、
９×９ドットの場合は２バイト毎の構成とすることが可
能である。第２図は従プロセッサ２の主メモリ・アクセ
スを説明するものである。
パターン格納城、Ａは起動内容記入ブロック、Ｂは文字
先頭アドレス記入ブロック、Ｃはドット・パターンの列
ェレメント記入フロックをそれぞれ示している。印字バ
ッファー３およびドット・パターン格納城１４は、主メ
モリ３に準備されているものである。印字バッファ１３
はＲＡＭから構成されるものであり、ドット・パターン
格納城１ ４はＲＡＭもしくは書替え可能なＲＯＭから
構成されるものである。英数カナ文字の小文字は例えば
７×９ドットで印字され、大文字の英数カナ文字および
漢字は７×１８ドットで印字される。英数カナ文字のド
ット・パターンは連続する９個の列ェレメント記入ブロ
ックＣに格納される。なお、列ェレメント記入ブロック
Ｃは８ビット構成である。大文字の英数カナ文字を印字
出力する場合には、同一の列ヱレメントが２回ずつ続け
て印字される。漢字のドット・パターンは、薫綾する１
８個の列ヱレメント記入ブロックＣに格納される。印字
バッファ１３の起動内容記入ブロックＡには、従プロセ
ッサ２に対する起動命令などが記入される。文字先頭ア
ドレス記入ブロックＢには、第４図に示すように印字す
べき文字のドット・パターンが記入されている列ヱレメ
ント記入ブロック群の先頭アドレス、大文字／小文字指
定情報および漢字指定情報が記入される。小文字に対し
ては１個の文字先頭アドレス記入ブロックＢが割当てら
れるが、大文字および漢字に対しては連続する２個の文
字先頭アドレス記入ブロックＢが割当てられ、これらの
ブロックＢに同一の先頭アドレスが記入される。なお、
９×９ドットの場合は２バイト毎の構成とすることが可
能である。第２図は従プロセッサ２の主メモリ・アクセ
スを説明するものである。
主プロセッサ１は、印字バッファー３に印字起動命令お
よび文字情報を書込んだ後、従プロセッサ２に対して割
込信号を送出する。従プロセッサ２は、この割込信号を
受取ると、起動内容記入ブロックＡを指定するアドレス
情報およびＤＭＡＣＳ信号を出力する。ＤＭＡ切替兼パ
リティ・チェック回路５は、従プロセッサ２のクロック
◇２が高レベルになると、ＲＲＥＱ信号を主プロセッサ
ーに送出する。主プロセッサ１は、ＲＲＥＱ信号を受取
ると、自己のクロック中・が高レベルの期間（即ち従プ
ロセッサ２のクロックめ２が高レベルの期間）、アドレ
ス・バスおよびデータ９バスを切離し、これと同時にＤ
ＭＡ信号を出力する。ＤＭＡ切替兼パリティ・チェック
回路５は、ＤＭＡ信号を受取ると、従プロセッサ２をア
ドレス・バスおよびデータ・バスに接続する。これによ
って、従フ。。セッサ２のク。ック０２の高レベルのと
き、起動内容記入ブロックＡの内容が従プロセッサ２に
取込まれる。このとき、データのパリティ・チェックが
行われる。従プロセッサ２のクロック◇２が低レベルに
なると、従プロセッサ２がアドレス・バスおよびデータ
・バスから切離され、主プロセッサ１がアドレス・バス
およびデータ・バスの接続される。従プロセッサ２は、
起動内容記入ブロックＡの内容を読取ると、ドット・プ
リンタ１１を起動する。ドット・プリンタ１１が起動さ
れて、キャラクタ・パルス割込が発生すると、従プロセ
ッサ２は第１番目の文字先頭アドレス記入ブロックＢを
アクセスする。このアクセスは、起動内容記入ブロック
Ａに対するアクセスと同様にして行われる。従プロセッ
サ２は、文字先頭アドレス記入ブロックＢの内容を読取
ると、これをＲＡＭ７内の列ェレメント・アドレスカウ
ンタ部（図示せず）に記入する。キヤラクタ・パルスに
続いてドット・パルス割込が発生すると、従プロセッサ
２は列ェレメント・アドレスカンタの内容に基づき列ェ
レメントＣをアクセスする。従プロセッサ２によって謙
取られたドット・パターンは周辺インタフェース・アダ
プタ９一１を介してドット・プリンタ１１に供給される
ことになる。上記の列ェレメント・アドレスカウンタの
内容は、小文字および漢字の場合には１ドット・パルス
毎に更新され、漢字を除く大文字の場合には２ドット・
パルス毎に更新される。９個のドット・パルスが生成さ
れると、第２番目のキャラクタ・パルス割込が生じ、第
２番目の文字先頭アドレス記入ブロックＢがアクセスさ
れる。
よび文字情報を書込んだ後、従プロセッサ２に対して割
込信号を送出する。従プロセッサ２は、この割込信号を
受取ると、起動内容記入ブロックＡを指定するアドレス
情報およびＤＭＡＣＳ信号を出力する。ＤＭＡ切替兼パ
リティ・チェック回路５は、従プロセッサ２のクロック
◇２が高レベルになると、ＲＲＥＱ信号を主プロセッサ
ーに送出する。主プロセッサ１は、ＲＲＥＱ信号を受取
ると、自己のクロック中・が高レベルの期間（即ち従プ
ロセッサ２のクロックめ２が高レベルの期間）、アドレ
ス・バスおよびデータ９バスを切離し、これと同時にＤ
ＭＡ信号を出力する。ＤＭＡ切替兼パリティ・チェック
回路５は、ＤＭＡ信号を受取ると、従プロセッサ２をア
ドレス・バスおよびデータ・バスに接続する。これによ
って、従フ。。セッサ２のク。ック０２の高レベルのと
き、起動内容記入ブロックＡの内容が従プロセッサ２に
取込まれる。このとき、データのパリティ・チェックが
行われる。従プロセッサ２のクロック◇２が低レベルに
なると、従プロセッサ２がアドレス・バスおよびデータ
・バスから切離され、主プロセッサ１がアドレス・バス
およびデータ・バスの接続される。従プロセッサ２は、
起動内容記入ブロックＡの内容を読取ると、ドット・プ
リンタ１１を起動する。ドット・プリンタ１１が起動さ
れて、キャラクタ・パルス割込が発生すると、従プロセ
ッサ２は第１番目の文字先頭アドレス記入ブロックＢを
アクセスする。このアクセスは、起動内容記入ブロック
Ａに対するアクセスと同様にして行われる。従プロセッ
サ２は、文字先頭アドレス記入ブロックＢの内容を読取
ると、これをＲＡＭ７内の列ェレメント・アドレスカウ
ンタ部（図示せず）に記入する。キヤラクタ・パルスに
続いてドット・パルス割込が発生すると、従プロセッサ
２は列ェレメント・アドレスカンタの内容に基づき列ェ
レメントＣをアクセスする。従プロセッサ２によって謙
取られたドット・パターンは周辺インタフェース・アダ
プタ９一１を介してドット・プリンタ１１に供給される
ことになる。上記の列ェレメント・アドレスカウンタの
内容は、小文字および漢字の場合には１ドット・パルス
毎に更新され、漢字を除く大文字の場合には２ドット・
パルス毎に更新される。９個のドット・パルスが生成さ
れると、第２番目のキャラクタ・パルス割込が生じ、第
２番目の文字先頭アドレス記入ブロックＢがアクセスさ
れる。
第１番目の文字先顕アドレス記入ブロックＢの内容と第
２番目の文字先頭アドレス記入ブロックＢの内容が等し
く且つ漢字もしくは大文字を指定している場合には例ェ
レメント・アドレス・カウンタの内容は変更されず、こ
の列ェレメント・アドレス・カウンタの内容は上述のよ
うにドット・パルスによって更新される。１行分の印字
が終了すると、従プロセッサ２は主プロセッサーに対し
て割込信号を送出し、これと同時に終了通知回路６に終
了情報をセットする。
２番目の文字先頭アドレス記入ブロックＢの内容が等し
く且つ漢字もしくは大文字を指定している場合には例ェ
レメント・アドレス・カウンタの内容は変更されず、こ
の列ェレメント・アドレス・カウンタの内容は上述のよ
うにドット・パルスによって更新される。１行分の印字
が終了すると、従プロセッサ２は主プロセッサーに対し
て割込信号を送出し、これと同時に終了通知回路６に終
了情報をセットする。
主プロセッサ１は、割込信号を受取ると、終了通知回路
６の内容をセンスし、１行分の印字が終了したことを認
識する。従プロセッサ２がエラーを検出した場合も同様
な処理が行われる。第５図は１行の全ての文字が小文字
の場合の印字バッファの構成を示すものである。第５図
でＣＨＲＩないしＣＨＲ３２は印字文字、下向き矢印は
正方向印字、上向き矢印は逆方向印字、■ないし■は印
字順序を示している。この例は１行が３２桁としている
。図から判るように、一行の全ての文字が小文字の場合
には、第１番目の文字先頭アドレス記入ブロックＢが文
字ＣＨＲＩに割当てられ第２番目の文字先頭アドレス記
入ブロックＢが文字ＣＨＲ２に割当てられている。以下
、同様である。１行全ての文字が大文字である場合には
、第１番目と第２番目の文字先頭アドレス記入ブロック
Ｂ（第５図のブロックＡの下の、上から２個のブロック
Ｂ）が文字ＣＨＲＩに割当てられ、第３番目と第４番目
の文字先頭アドレス記入ブロックＢが文字ＣＨＲ２に割
当てられる。
６の内容をセンスし、１行分の印字が終了したことを認
識する。従プロセッサ２がエラーを検出した場合も同様
な処理が行われる。第５図は１行の全ての文字が小文字
の場合の印字バッファの構成を示すものである。第５図
でＣＨＲＩないしＣＨＲ３２は印字文字、下向き矢印は
正方向印字、上向き矢印は逆方向印字、■ないし■は印
字順序を示している。この例は１行が３２桁としている
。図から判るように、一行の全ての文字が小文字の場合
には、第１番目の文字先頭アドレス記入ブロックＢが文
字ＣＨＲＩに割当てられ第２番目の文字先頭アドレス記
入ブロックＢが文字ＣＨＲ２に割当てられている。以下
、同様である。１行全ての文字が大文字である場合には
、第１番目と第２番目の文字先頭アドレス記入ブロック
Ｂ（第５図のブロックＡの下の、上から２個のブロック
Ｂ）が文字ＣＨＲＩに割当てられ、第３番目と第４番目
の文字先頭アドレス記入ブロックＢが文字ＣＨＲ２に割
当てられる。
即ち、後述する如く大文字は小文字２桁分の領域に印字
される。従って、ブロックＢと印字桁との対応をとるに
は、連続する２個のブロックＢを大文字に割当てる必要
がある。この為本実施例では、大文字に割当てられる２
個のブロックＢの先頭ブロック（即ち上記例では１番目
と３番目のブロック）に大文字を示す文字情報（第４図
参照）を格納し、後側のブロック（即ち、２番目、４番
目のブロック）には前のブロックＢと同じ文字情報を格
納されるが、後側のブロックＢをダミーとして扱うもの
である。以下、同様に２個のブロックＢが１つの大文字
に割当てられる。これにより、小文字３２桁文の行に最
大１６字の大文字（ＣＨＲＩないしＣＨＲ１ ６）が印
字可能となる。また、第５図から判るように、第１図の
システムは往復印字することが出来る。第６図な印字バ
ッファと印字桁の対応を示すものである。
される。従って、ブロックＢと印字桁との対応をとるに
は、連続する２個のブロックＢを大文字に割当てる必要
がある。この為本実施例では、大文字に割当てられる２
個のブロックＢの先頭ブロック（即ち上記例では１番目
と３番目のブロック）に大文字を示す文字情報（第４図
参照）を格納し、後側のブロック（即ち、２番目、４番
目のブロック）には前のブロックＢと同じ文字情報を格
納されるが、後側のブロックＢをダミーとして扱うもの
である。以下、同様に２個のブロックＢが１つの大文字
に割当てられる。これにより、小文字３２桁文の行に最
大１６字の大文字（ＣＨＲＩないしＣＨＲ１ ６）が印
字可能となる。また、第５図から判るように、第１図の
システムは往復印字することが出来る。第６図な印字バ
ッファと印字桁の対応を示すものである。
この第６図から判るように、文字先頭アドレス記入ブロ
ックＢと印字桁は１対１の対応をなしており、大文字（
漢字を含む）は２桁分の領域に印字される。以上の説明
から明らかなように、本発明によれば、主プロセッサに
接続される入力装置、例えばセンタ装置に回線を介して
接続される回線制御部や、フロッピーディスク装置等の
外部記憶装置からｉＰＬなどによって、ドット・パター
ン格納域内の文字の種類および字体を自由に変更できる
という効果が得られる。
ックＢと印字桁は１対１の対応をなしており、大文字（
漢字を含む）は２桁分の領域に印字される。以上の説明
から明らかなように、本発明によれば、主プロセッサに
接続される入力装置、例えばセンタ装置に回線を介して
接続される回線制御部や、フロッピーディスク装置等の
外部記憶装置からｉＰＬなどによって、ドット・パター
ン格納域内の文字の種類および字体を自由に変更できる
という効果が得られる。
更に、印字を行うに当って主プロセッサは、主メモリ上
に印字すべきデータをセットした後、従プロセッサに起
動をかけるだけでよく、従プロセッサによる印字終了通
知が成されるまで印字処理以外の他の処理を行うことが
できる。この結果、主プロセッサにおける印字処理の負
荷が大幅に削減でき、しかも装置全体としての処理効率
を向上できる効果も得られる。なお、上記の実施例では
印字バッファに印字出力すべき文字のドット・パターン
が格納されている領域の先頭アドレスが記入されるが、
この代りに、印字バッファに文字コードを記入し、従プ
ロセッサ側で文字コードをデコードして先頭アドレス情
報を得るようにしても良い。又、大／小文字及び漢字の
混在印字（１行において）或は所定のパターンであって
も出力できる。
に印字すべきデータをセットした後、従プロセッサに起
動をかけるだけでよく、従プロセッサによる印字終了通
知が成されるまで印字処理以外の他の処理を行うことが
できる。この結果、主プロセッサにおける印字処理の負
荷が大幅に削減でき、しかも装置全体としての処理効率
を向上できる効果も得られる。なお、上記の実施例では
印字バッファに印字出力すべき文字のドット・パターン
が格納されている領域の先頭アドレスが記入されるが、
この代りに、印字バッファに文字コードを記入し、従プ
ロセッサ側で文字コードをデコードして先頭アドレス情
報を得るようにしても良い。又、大／小文字及び漢字の
混在印字（１行において）或は所定のパターンであって
も出力できる。
第１図は本発明の１実施例のブロック図、第２図は従プ
ロセッサの主メモリ・アクセスを説明するための図、第
３図は印字バッファおよびドット・パタ−ン格納域を示
す図、第４図は文字先頭アドレス記入ブロックの構成を
示す図、第５図は１行の全ての文字が小文字の場合およ
び１行の全ての文字が大文字の場合における印字バッフ
ァの構成を示す図、第６図は印字バッファと印字桁の対
応例を示す図である。 １・・・・・・主プロセッサ、２・・・…従プロセッサ
、３…・・・主メモリ、４・・・・・・ＣＰＵ間インタ
フェイス、５・・・・・・ＤＭＡ切替兼パリティ・チェ
ック回路、６・・・・・・終了通知回路、７・・・・・
・ＲＡＭ、８・・・・・・ＲＯＭ、９−１と９−２・・
・…周辺インタフェイス・アダプタ、１０……タイマ、
１１……ドット・プリンタ、１２・・・・・・割込信号
発生回路、１３・・・・・・印字バッファ、１４・・・
・・・ドット・パタ−ン格納域。 矛ｚ図オ４図 オー図 才３図 才も図 才夕図
ロセッサの主メモリ・アクセスを説明するための図、第
３図は印字バッファおよびドット・パタ−ン格納域を示
す図、第４図は文字先頭アドレス記入ブロックの構成を
示す図、第５図は１行の全ての文字が小文字の場合およ
び１行の全ての文字が大文字の場合における印字バッフ
ァの構成を示す図、第６図は印字バッファと印字桁の対
応例を示す図である。 １・・・・・・主プロセッサ、２・・・…従プロセッサ
、３…・・・主メモリ、４・・・・・・ＣＰＵ間インタ
フェイス、５・・・・・・ＤＭＡ切替兼パリティ・チェ
ック回路、６・・・・・・終了通知回路、７・・・・・
・ＲＡＭ、８・・・・・・ＲＯＭ、９−１と９−２・・
・…周辺インタフェイス・アダプタ、１０……タイマ、
１１……ドット・プリンタ、１２・・・・・・割込信号
発生回路、１３・・・・・・印字バッファ、１４・・・
・・・ドット・パタ−ン格納域。 矛ｚ図オ４図 オー図 才３図 才も図 才夕図
Claims (1)
- 【特許請求の範囲】 １ 主プロセツサと、該主プロセツサにより記憶内容が
書替可能なメモリと、ドツト・パターン出力装置と、該
ドツト・パターン出力装置を制御する従プロセツサとを
具備し、且つ上記メモリの内容が上記従プロセツサによ
り読出し可能なように構成されたデータ処理装置におい
て、上記メモリは、印字すべき文字列を一意に指定でき
る文字情報群を格納する印字バツフアと、複数種類の文
字のドツト・パターンを格納するドツト・パターン格納
磯とを有し、上記従プロセツサは、上記印字バツフアか
ら文字情報を読出し、読出された文字情報に基づいて上
記ドツト・パターン格納域から対応する文字のドツト・
パターンを読出し、読出したドツト・パターンを上記ド
ツト・パターン出力装置に供給するよう構成されている
ことを特徴とするドツト・パターン出力制御方式。 ２ 上記メモリに格納されるドツト・パターンは、主プ
ロセツサのイニシヤル・プログラム・ロード時に上記メ
モリに書込まれることを特徴とする特許請求の範囲第１
項記載のドツト・パターン出力制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53159483A JPS6037926B2 (ja) | 1978-12-20 | 1978-12-20 | ドツト・パタ−ン出力制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53159483A JPS6037926B2 (ja) | 1978-12-20 | 1978-12-20 | ドツト・パタ−ン出力制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5583982A JPS5583982A (en) | 1980-06-24 |
| JPS6037926B2 true JPS6037926B2 (ja) | 1985-08-29 |
Family
ID=15694747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53159483A Expired JPS6037926B2 (ja) | 1978-12-20 | 1978-12-20 | ドツト・パタ−ン出力制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6037926B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02499Y2 (ja) * | 1980-09-08 | 1990-01-09 | ||
| JPS5860348A (ja) * | 1981-10-06 | 1983-04-09 | Ricoh Co Ltd | 文書処理装置 |
| US5410641A (en) * | 1991-10-23 | 1995-04-25 | Seiko Epson Corporation | Intelligent cartridge for attachment to a printer to perform image processing tasks in a combination image processing system and method of image processing |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3999168A (en) * | 1974-11-11 | 1976-12-21 | International Business Machines Corporation | Intermixed pitches in a buffered printer |
| JPS5216933A (en) * | 1975-07-30 | 1977-02-08 | Hitachi Ltd | Information management apparatus |
-
1978
- 1978-12-20 JP JP53159483A patent/JPS6037926B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5583982A (en) | 1980-06-24 |
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