JPS6220636B2 - - Google Patents
Info
- Publication number
- JPS6220636B2 JPS6220636B2 JP55015023A JP1502380A JPS6220636B2 JP S6220636 B2 JPS6220636 B2 JP S6220636B2 JP 55015023 A JP55015023 A JP 55015023A JP 1502380 A JP1502380 A JP 1502380A JP S6220636 B2 JPS6220636 B2 JP S6220636B2
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- memory cell
- memory
- cell
- sense amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は半導体記憶装置に関し、特にチヤージ
ポンプメモリの読出し回路に係る。
ポンプメモリの読出し回路に係る。
ｐ型シリコン半導体基板を用いたｎチヤネルチ
ヤージポンプ（CP）メモリの１セルは概略第１
図のように構成される。この図はSOS構造のCP
メモリを示す例で、サフアイア基板２上に島状の
ｐ型シリコン基板４が成長され、その周側がエツ
チングにより除去されて他と分離され、フローテ
イング状態となる。該基板４の表面層にはソース
ＳおよびドレインＤとなるn+型拡散層が形成さ
れ、且つそれらの中間部上方にはゲート絶縁膜
（図示せず）を介してゲート電極Ｇが形成され
る。基板４がフローテイング状態にあることを除
けば一般的なMOSトランジスタと同様であり、
ゲート電極Ｇに適当な電圧を印加すればソース、
ドレイン間を導通させるチヤネル反転層が基板４
表面に形成されてオン状態となる。CPメモリと
しては、ゲート電圧を急激に断つことで該チヤネ
ルの多数キヤリア（この場合は電子で、基板４と
しては少数キヤリアとなる）を基板４に注入して
基板の多数キヤリア数を低下させる点に特長があ
る。このように電子を注入するとバツクゲート効
果によりしきい値電圧Vthは増大するので、電子
を注入しない状態（Vthは低い）よりオンしにく
くなる。そこで読出し時には適当なゲート電圧を
印加して選択したセルが低いVthを有する場合に
はそれをオンにする。この場合選択したセルが高
いVthを有していればチヤネルは形成されないの
で、この差を情報“０”（オン）、“１”（オフ）に
対応させることができる。CPメモリセルは第１
図のセルに限るものではなく、pn導電型、フロ
ーテイング領域の形成方法などは適宜変更でき
る。
ヤージポンプ（CP）メモリの１セルは概略第１
図のように構成される。この図はSOS構造のCP
メモリを示す例で、サフアイア基板２上に島状の
ｐ型シリコン基板４が成長され、その周側がエツ
チングにより除去されて他と分離され、フローテ
イング状態となる。該基板４の表面層にはソース
ＳおよびドレインＤとなるn+型拡散層が形成さ
れ、且つそれらの中間部上方にはゲート絶縁膜
（図示せず）を介してゲート電極Ｇが形成され
る。基板４がフローテイング状態にあることを除
けば一般的なMOSトランジスタと同様であり、
ゲート電極Ｇに適当な電圧を印加すればソース、
ドレイン間を導通させるチヤネル反転層が基板４
表面に形成されてオン状態となる。CPメモリと
しては、ゲート電圧を急激に断つことで該チヤネ
ルの多数キヤリア（この場合は電子で、基板４と
しては少数キヤリアとなる）を基板４に注入して
基板の多数キヤリア数を低下させる点に特長があ
る。このように電子を注入するとバツクゲート効
果によりしきい値電圧Vthは増大するので、電子
を注入しない状態（Vthは低い）よりオンしにく
くなる。そこで読出し時には適当なゲート電圧を
印加して選択したセルが低いVthを有する場合に
はそれをオンにする。この場合選択したセルが高
いVthを有していればチヤネルは形成されないの
で、この差を情報“０”（オン）、“１”（オフ）に
対応させることができる。CPメモリセルは第１
図のセルに限るものではなく、pn導電型、フロ
ーテイング領域の形成方法などは適宜変更でき
る。
第２図はかかるCPメモリの読出し時の回路図
で、Q11，Q12，……………がそれぞれ上記構造
を有するメモリセルである。W1，W2，…………
…はワード線、B1，B2，……………はビツト線
で、これらの交点にセルQ11，Q12……………が
設けられる。ビツト線B1，B2……………はセン
スアンプSA1，SA2……………に接続され、ワー
ド線W1，W2のいずれかで選択された列のセル情
報が読出される。例えばワード線W1を選択した
とするとセルQ11，Q12の情報が読出され、更に
センスアンプSA1，SA2の出力側に設けるマルチ
プレクサ等で選択したビツト線例えばB1の情報
だけが取り出される。従つてワード線W1とビツ
ト線B1を選択すればセルQ11の情報だけが読出さ
れるが、従来の読出し方法はビツト線B1と接地
レベルGNDとの間に接続された抵抗Ｒに発生す
る電圧ＶをセンスアンプSA1で検知するものなの
で次の様な問題がある。即ち、セルQ11が情報
“１”を保持したVthの高い状態であれば、選択
しても電流は流れないので、センスアンプSA1の
入力は０〔Ｖ〕である。これに対しセルQ11が情
報“０”を保持したVthの低い状態であれば選択
時にVcc−Q11−B1−Ｒ−GNDの経路で電流Ｉが
流れ、抵抗Ｒの両端にＶ＝IRなる電位差が発生
する。しかし電流Ｉは一般に２〔μＡ〕程度と小
さいのでＲ＝10〔ＫΩ〕にしてもＶ＝20〔ｍＶ〕
程度にしかならず、これを外部回路で充分な出力
情報“１”、“０”とするためにはセンスアンプ
SA1に大きな利得が要求され、Ｓ／Ｎなどの観点
からその回路設計が容易でない欠点がある。
で、Q11，Q12，……………がそれぞれ上記構造
を有するメモリセルである。W1，W2，…………
…はワード線、B1，B2，……………はビツト線
で、これらの交点にセルQ11，Q12……………が
設けられる。ビツト線B1，B2……………はセン
スアンプSA1，SA2……………に接続され、ワー
ド線W1，W2のいずれかで選択された列のセル情
報が読出される。例えばワード線W1を選択した
とするとセルQ11，Q12の情報が読出され、更に
センスアンプSA1，SA2の出力側に設けるマルチ
プレクサ等で選択したビツト線例えばB1の情報
だけが取り出される。従つてワード線W1とビツ
ト線B1を選択すればセルQ11の情報だけが読出さ
れるが、従来の読出し方法はビツト線B1と接地
レベルGNDとの間に接続された抵抗Ｒに発生す
る電圧ＶをセンスアンプSA1で検知するものなの
で次の様な問題がある。即ち、セルQ11が情報
“１”を保持したVthの高い状態であれば、選択
しても電流は流れないので、センスアンプSA1の
入力は０〔Ｖ〕である。これに対しセルQ11が情
報“０”を保持したVthの低い状態であれば選択
時にVcc−Q11−B1−Ｒ−GNDの経路で電流Ｉが
流れ、抵抗Ｒの両端にＶ＝IRなる電位差が発生
する。しかし電流Ｉは一般に２〔μＡ〕程度と小
さいのでＲ＝10〔ＫΩ〕にしてもＶ＝20〔ｍＶ〕
程度にしかならず、これを外部回路で充分な出力
情報“１”、“０”とするためにはセンスアンプ
SA1に大きな利得が要求され、Ｓ／Ｎなどの観点
からその回路設計が容易でない欠点がある。
本発明はかかるいわば電流検出方式の欠点を電
圧検出方式にして改善しようとするもので、ソー
ス領域とドレイン領域との間のフローテイング状
の半導体領域に少数キヤリアを注入してしきい値
電圧を変化させ、これを記憶状態にするメモリセ
ルを、ワード線とビツト線の各交点に配設し、該
メモリセルのソース、ドレイン領域の一方をビツ
ト線に、他方を電源に、そしてゲートをワード線
に接続し、ビツト線にはセンスアンプを接続した
半導体記憶装置において、読出し動作に先行して
一時的にオンとなるトランジスタを該ビツト線に
接続して、該ビツト線を予め放電し、そして被選
択ワード線にゲートを接続したメモリセルのしき
い値電圧に応じて該メモリセルをオン又はオフに
し、オンのとき前記電源によりビツト線容量を充
電し、該充電により生じたビツト線電位変化を前
記センスアンプにより検出するようにしてなるこ
とを特徴とするが、以下の図示の実施例を参照し
ながらこれを詳細に説明する。
圧検出方式にして改善しようとするもので、ソー
ス領域とドレイン領域との間のフローテイング状
の半導体領域に少数キヤリアを注入してしきい値
電圧を変化させ、これを記憶状態にするメモリセ
ルを、ワード線とビツト線の各交点に配設し、該
メモリセルのソース、ドレイン領域の一方をビツ
ト線に、他方を電源に、そしてゲートをワード線
に接続し、ビツト線にはセンスアンプを接続した
半導体記憶装置において、読出し動作に先行して
一時的にオンとなるトランジスタを該ビツト線に
接続して、該ビツト線を予め放電し、そして被選
択ワード線にゲートを接続したメモリセルのしき
い値電圧に応じて該メモリセルをオン又はオフに
し、オンのとき前記電源によりビツト線容量を充
電し、該充電により生じたビツト線電位変化を前
記センスアンプにより検出するようにしてなるこ
とを特徴とするが、以下の図示の実施例を参照し
ながらこれを詳細に説明する。
第３図は本発明の一実施例で、第２図と同一部
分には同一符号が付してある。本例が第２図と異
なる点は、ビツト線B1，B2の一端と接地電位
GNDとの間にプリチヤージ信号PRで一時的にオ
ンとなるトランジスタQ1，Q2を設けたこと、お
よびセンスアンプSA1，SA2の入力段の抵抗Ｒを
容量Ｃに置換えたことである。容量Ｃは独立した
素子として設けてもよいが、ビツト線B1，B2の
奇生容量、或いはセンスアンプSA1，SA2がMOS
トランジスタで構成される場合にはそのゲート容
量で形成してもよい。なおこの容量Ｃは、充放電
時定数を下げるために小さいのが好ましい。第２
図と同様にセルQ11を選択する場合には、先ずプ
リチヤージ信号PRでトランジスタQ1を一時的に
オンにし、ビツト線B1の電位を０〔Ｖ〕にす
る。つまり容量Ｃに電荷が蓄積されている場合に
はこれを放電して無電荷にする。その後リード線
W1を選択すると、セルQ11が情報“１”の状態に
あれば電流Ｉは流れないのでビツト線B1の電位
に変化は生じないが、セルQ11が情報“０”の状
態にあれば電流Ｉが流れて容量Ｃを充電する。こ
の充電電圧Ｖは電流Ｉの値によらず定常的にはセ
ルQ11のビツト線側電位と等しくなるので、Vcc
＝５〔Ｖ〕、Vth＝３〔Ｖ〕としてもＶ＝Vcc−
Vth＝２〔Ｖ〕となり、第２図の例の100倍の電
圧が得られる。尚、実施例ではビツト線B1を０
〔Ｖ〕にプリチヤージする場合を示したが、トラ
ンジスタQ1，Q2とセルQ11，Q12……………の電
源電位（Vcc、GND）を入れ換えてもよい。この
場合には容量ＣはプリチヤージでVcc−Vthに充
電され、そして選択されたセルが情報“０”の場
合には該セルを通してその電荷がグランドGND
に放電されてＶ＝０〔Ｖ〕となる。これに対し選
択セルが情報“１”の場合には放電は行なわれ
ず、Ｖ＝Vccを保持するので、第３図とは逆レベ
ルの出力となる。この場合も２〔Ｖ〕程度の出力
が得られる。
分には同一符号が付してある。本例が第２図と異
なる点は、ビツト線B1，B2の一端と接地電位
GNDとの間にプリチヤージ信号PRで一時的にオ
ンとなるトランジスタQ1，Q2を設けたこと、お
よびセンスアンプSA1，SA2の入力段の抵抗Ｒを
容量Ｃに置換えたことである。容量Ｃは独立した
素子として設けてもよいが、ビツト線B1，B2の
奇生容量、或いはセンスアンプSA1，SA2がMOS
トランジスタで構成される場合にはそのゲート容
量で形成してもよい。なおこの容量Ｃは、充放電
時定数を下げるために小さいのが好ましい。第２
図と同様にセルQ11を選択する場合には、先ずプ
リチヤージ信号PRでトランジスタQ1を一時的に
オンにし、ビツト線B1の電位を０〔Ｖ〕にす
る。つまり容量Ｃに電荷が蓄積されている場合に
はこれを放電して無電荷にする。その後リード線
W1を選択すると、セルQ11が情報“１”の状態に
あれば電流Ｉは流れないのでビツト線B1の電位
に変化は生じないが、セルQ11が情報“０”の状
態にあれば電流Ｉが流れて容量Ｃを充電する。こ
の充電電圧Ｖは電流Ｉの値によらず定常的にはセ
ルQ11のビツト線側電位と等しくなるので、Vcc
＝５〔Ｖ〕、Vth＝３〔Ｖ〕としてもＶ＝Vcc−
Vth＝２〔Ｖ〕となり、第２図の例の100倍の電
圧が得られる。尚、実施例ではビツト線B1を０
〔Ｖ〕にプリチヤージする場合を示したが、トラ
ンジスタQ1，Q2とセルQ11，Q12……………の電
源電位（Vcc、GND）を入れ換えてもよい。この
場合には容量ＣはプリチヤージでVcc−Vthに充
電され、そして選択されたセルが情報“０”の場
合には該セルを通してその電荷がグランドGND
に放電されてＶ＝０〔Ｖ〕となる。これに対し選
択セルが情報“１”の場合には放電は行なわれ
ず、Ｖ＝Vccを保持するので、第３図とは逆レベ
ルの出力となる。この場合も２〔Ｖ〕程度の出力
が得られる。
以上述べたように本発明によれば、読出し時の
ビツト線の電位振幅を拡大できるのでCPメモリ
のセンスアンプの設計が容易になる等の利点があ
る。
ビツト線の電位振幅を拡大できるのでCPメモリ
のセンスアンプの設計が容易になる等の利点があ
る。
第１図はチヤージポンプ（CP）メモリの１メ
モリセルを示す断面図、第２図は従来のCPメモ
リにおける読出し回路例を示す回路図、第３図は
本発明の一実施例を示す回路図である。 図中、Q11，Q12……………はCPメモリセル、
B1，B2はビツト線、W1，W2はワード線、SA1，
SA2はセンスアンプ、Q1，Q2はプリチヤージ用
トランジスタ、Ｃは容量である。
モリセルを示す断面図、第２図は従来のCPメモ
リにおける読出し回路例を示す回路図、第３図は
本発明の一実施例を示す回路図である。 図中、Q11，Q12……………はCPメモリセル、
B1，B2はビツト線、W1，W2はワード線、SA1，
SA2はセンスアンプ、Q1，Q2はプリチヤージ用
トランジスタ、Ｃは容量である。
Claims (1)
- 【特許請求の範囲】 １ ソース領域とドレイン領域との間のフローテ
イング状の半導体領域に少数キヤリアを注入して
しきい値電圧を変化させ、これを記憶状態にする
メモリセルを、ワード線とビツト線の各交点に配
設し、該メモリセルのソース、ドレイン領域の一
方をビツト線に、他方を電源に、そしてゲートを
ワード線に接続し、ビツト線にはセンスアンプを
接続した半導体記憶装置において、 読出し動作に先行して一時的にオンとなるトラ
ンジスタを該ビツト線に接続して、該ビツト線を
予め放電し、 そして被選択ワード線にゲートを接続したメモ
リセルのしきい値電圧に応じて該メモリセルをオ
ン又はオフにし、オンのとき前記電源によりビツ
ト線容量を充電し、該充電により生じたビツト線
電位変化を前記センスアンプにより検出するよう
にしてなることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1502380A JPS56114193A (en) | 1980-02-09 | 1980-02-09 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1502380A JPS56114193A (en) | 1980-02-09 | 1980-02-09 | Semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56114193A JPS56114193A (en) | 1981-09-08 |
| JPS6220636B2 true JPS6220636B2 (ja) | 1987-05-08 |
Family
ID=11877240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1502380A Granted JPS56114193A (en) | 1980-02-09 | 1980-02-09 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56114193A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0656720B2 (ja) * | 1985-03-29 | 1994-07-27 | 日本テキサス・インスツルメンツ株式会社 | 半導体記憶装置 |
| FR2652672B1 (fr) * | 1989-10-02 | 1991-12-20 | Sgs Thomson Microelectronics | Memoire a temps de lecture ameliore. |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5750000B2 (ja) * | 1973-04-11 | 1982-10-25 | ||
| JPS5399736A (en) * | 1977-02-10 | 1978-08-31 | Toshiba Corp | Semiconductor memory unit |
| JPS54107638A (en) * | 1978-02-10 | 1979-08-23 | Sanyo Electric Co Ltd | Memory data readout circuit in semiconductor memory unit |
-
1980
- 1980-02-09 JP JP1502380A patent/JPS56114193A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56114193A (en) | 1981-09-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6560142B1 (en) | Capacitorless DRAM gain cell | |
| EP3341937B1 (en) | Fully depleted silicon on insulator flash memory design | |
| US4399519A (en) | Dynamic monolithic memory | |
| JP2723278B2 (ja) | ハイキャパシタンス線プログラミング用デコーダ・ドライバ回路 | |
| EP0199501B1 (en) | Cmos current sense amplifiers | |
| JP2002245775A (ja) | 半導体装置 | |
| JPS5833638B2 (ja) | メモリ装置 | |
| JPH08106791A (ja) | 半導体記憶装置の駆動方法 | |
| JPS61218223A (ja) | 制限された検出電流を用いるプログラム可能な論理装置 | |
| JPH0152906B2 (ja) | ||
| US5835403A (en) | Multiplication of storage capacitance in memory cells by using the Miller effect | |
| KR100300830B1 (ko) | 반도체메모리의서브디코더에사용되는nor게이트 | |
| JPS6322626B2 (ja) | ||
| JPS6038799A (ja) | 半導体不揮発性メモリ用読み出し回路 | |
| JPS6220636B2 (ja) | ||
| JPS586234B2 (ja) | 半導体記憶装置 | |
| JPS6027118B2 (ja) | 半導体メモリ装置 | |
| US20060133133A1 (en) | Semiconductor device | |
| US4853897A (en) | Complementary semiconductor memory device | |
| JP2937592B2 (ja) | 基板バイアス発生回路 | |
| IE52954B1 (en) | Control of a signal voltage for a semiconductor device | |
| JPH0656719B2 (ja) | 半導体記憶装置 | |
| JPH06309872A (ja) | 半導体記憶装置 | |
| JPH0137854B2 (ja) | ||
| JPH0715798B2 (ja) | 半導体記憶装置 |