JPH0462159B2 - - Google Patents
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- JPH0462159B2 JPH0462159B2 JP58147105A JP14710583A JPH0462159B2 JP H0462159 B2 JPH0462159 B2 JP H0462159B2 JP 58147105 A JP58147105 A JP 58147105A JP 14710583 A JP14710583 A JP 14710583A JP H0462159 B2 JPH0462159 B2 JP H0462159B2
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- Japan
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- region
- voltage
- gate electrode
- insulating film
- floating gate
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明はドレインと浮遊電極との容量結合が、
ソースと浮遊電極との容量結合よりも大きい、た
とえば選択ゲートと浮遊ゲートの２つのチヤンネ
ルが直列に接続され、かつ浮遊ゲート電極の制御
ゲートがドレインをような半導体不揮発性メモリ
用読み出し回路に関する。従来、前記した不揮発
性メモリの書き込み、読み出しは共にソース側よ
りもドレイン側に高電圧を加えて行つていた。
ソースと浮遊電極との容量結合よりも大きい、た
とえば選択ゲートと浮遊ゲートの２つのチヤンネ
ルが直列に接続され、かつ浮遊ゲート電極の制御
ゲートがドレインをような半導体不揮発性メモリ
用読み出し回路に関する。従来、前記した不揮発
性メモリの書き込み、読み出しは共にソース側よ
りもドレイン側に高電圧を加えて行つていた。
例えば、書き込み時には、ソースに対しドレイ
ン側に高電圧を加えて、ソースからドレインに電
流を流し、高エネルギーを得た電子の一部を浮遊
ゲート電極に注入するという構成であつた。この
ような書き込み方法は、本発明の出願人と同一人
の出願である特開昭58−64068、特開昭58−
102563に詳述されている。
ン側に高電圧を加えて、ソースからドレインに電
流を流し、高エネルギーを得た電子の一部を浮遊
ゲート電極に注入するという構成であつた。この
ような書き込み方法は、本発明の出願人と同一人
の出願である特開昭58−64068、特開昭58−
102563に詳述されている。
又、従来前記した不揮発性メモリの読み出し
は、メモリの導通・非導通を検出する方法によつ
て行なうのではなく、不揮発性メモリの導通状態
のわずかな変化を検出する方法によつて行なわれ
ていた。従つてセンスアツプの回路構成が複雑に
なる欠点を有していた。以下第１図から第４図を
用いて従来の読み出しについてさらに詳しく述べ
る。
は、メモリの導通・非導通を検出する方法によつ
て行なうのではなく、不揮発性メモリの導通状態
のわずかな変化を検出する方法によつて行なわれ
ていた。従つてセンスアツプの回路構成が複雑に
なる欠点を有していた。以下第１図から第４図を
用いて従来の読み出しについてさらに詳しく述べ
る。
第１図は本発明で使用する不揮発性メモリの基
本構成断面図である。Ｐ型基板１中に設けられた
ｎ型のソース領域２とドレイン領域３が、選択ゲ
ート電極７及び浮遊ゲート電極６により選択ゲー
ト絶縁膜４及び浮遊ゲート絶縁膜５を介して制御
される２つのチヤンネルで直列に結合された構成
となつている。浮遊ゲート電極６は絶縁膜９を介
してドレイン領域３上にまで延長されておりドレ
イン領域３が浮遊ゲート電極６の電位を制御する
制御ゲートの役割も兼ねている。第２図に第１図
の不揮発性メモリのシンボル図を示す。第３図に
従来の読み出し回路の実施例の回路図を示す。不
揮発性メモリの選択ゲートに電圧VGSを引加して
選択ゲート下のチヤンネルを導通させ、Ｐチヤン
ネルMOSトランジスタ１１を不揮発性メモリ１
２のドレインで駆動し、メモリ１２のドレイン電
圧を読み出し電圧Voutとして取り出す回路であ
る。第４図に第３図の読み出し回路の動作特性図
を示す。不揮発性メモリ１２のドレイン電流はド
レイン電圧すなわち読み出し電圧Voutに対して
第４図の曲線２１あるいは曲線２２のような特性
を示す。実線の曲線２１は浮遊ゲート電極に電子
が帯電しておらず、ドレイン電圧がOVの時にも
浮遊ゲート下にチヤンネルが形成されている場合
のドレイン電流特性を示しており、破線の曲線２
２は浮遊ゲート電極に電子が帯電していてドレイ
ン電圧がOVの時には浮遊ゲート電極下にチヤン
ネルが形成されていない場合のドレイン電流特性
を示している。曲線２１，２２はドレイン電流の
小さい領域では浮遊ゲートとドレイン領域とが強
く容量結合しているため浮遊ゲートの電圧がドレ
イン電圧Voutとともに増加していることで急速
な立ち上りを示すが、ドレイン電流が大きくなる
と選択ゲートの飽和電流により電流が制限される
ため飽和してくる。曲線２３は第３図のＰチヤン
ネルMOSトランジスタ１１の負荷特性である。
読み出し電圧Voutは曲線２１あるいは２２と負
荷曲線２３との交点によつて与えられるので、不
揮発性メモリの浮遊ゲート電極に電子が帯電して
いる場合と帯電していない場合の読み出し電圧の
違いは△Voutで示された電圧である。△Voutは
浮遊ゲートの帯電量によるドレインから見た浮遊
ゲート電極下のしきい値電圧の変動にほぼ等し
く、不揮発性メモリへの書き込みによるこのしき
い値電圧の変動が小さい時には読み出し電圧の変
化も小さく、読み出し電圧の変動△Voutを検出
するには精度の良い複雑なセンスアンプを必要と
する。
本構成断面図である。Ｐ型基板１中に設けられた
ｎ型のソース領域２とドレイン領域３が、選択ゲ
ート電極７及び浮遊ゲート電極６により選択ゲー
ト絶縁膜４及び浮遊ゲート絶縁膜５を介して制御
される２つのチヤンネルで直列に結合された構成
となつている。浮遊ゲート電極６は絶縁膜９を介
してドレイン領域３上にまで延長されておりドレ
イン領域３が浮遊ゲート電極６の電位を制御する
制御ゲートの役割も兼ねている。第２図に第１図
の不揮発性メモリのシンボル図を示す。第３図に
従来の読み出し回路の実施例の回路図を示す。不
揮発性メモリの選択ゲートに電圧VGSを引加して
選択ゲート下のチヤンネルを導通させ、Ｐチヤン
ネルMOSトランジスタ１１を不揮発性メモリ１
２のドレインで駆動し、メモリ１２のドレイン電
圧を読み出し電圧Voutとして取り出す回路であ
る。第４図に第３図の読み出し回路の動作特性図
を示す。不揮発性メモリ１２のドレイン電流はド
レイン電圧すなわち読み出し電圧Voutに対して
第４図の曲線２１あるいは曲線２２のような特性
を示す。実線の曲線２１は浮遊ゲート電極に電子
が帯電しておらず、ドレイン電圧がOVの時にも
浮遊ゲート下にチヤンネルが形成されている場合
のドレイン電流特性を示しており、破線の曲線２
２は浮遊ゲート電極に電子が帯電していてドレイ
ン電圧がOVの時には浮遊ゲート電極下にチヤン
ネルが形成されていない場合のドレイン電流特性
を示している。曲線２１，２２はドレイン電流の
小さい領域では浮遊ゲートとドレイン領域とが強
く容量結合しているため浮遊ゲートの電圧がドレ
イン電圧Voutとともに増加していることで急速
な立ち上りを示すが、ドレイン電流が大きくなる
と選択ゲートの飽和電流により電流が制限される
ため飽和してくる。曲線２３は第３図のＰチヤン
ネルMOSトランジスタ１１の負荷特性である。
読み出し電圧Voutは曲線２１あるいは２２と負
荷曲線２３との交点によつて与えられるので、不
揮発性メモリの浮遊ゲート電極に電子が帯電して
いる場合と帯電していない場合の読み出し電圧の
違いは△Voutで示された電圧である。△Voutは
浮遊ゲートの帯電量によるドレインから見た浮遊
ゲート電極下のしきい値電圧の変動にほぼ等し
く、不揮発性メモリへの書き込みによるこのしき
い値電圧の変動が小さい時には読み出し電圧の変
化も小さく、読み出し電圧の変動△Voutを検出
するには精度の良い複雑なセンスアンプを必要と
する。
以上詳述したように従来の不揮発性メモリの読
み出し回路では出力電圧の変動が小さく安定した
読み出しが困難であつた。
み出し回路では出力電圧の変動が小さく安定した
読み出しが困難であつた。
本発明は、上記のような欠点を克服するために
なされたものであり、不揮発性メモリのしきい値
の変化が小さくとも大きな出力電圧の変動を取り
出すことを可能とする不揮発性メモリの読み出し
回路を提供するものである。
なされたものであり、不揮発性メモリのしきい値
の変化が小さくとも大きな出力電圧の変動を取り
出すことを可能とする不揮発性メモリの読み出し
回路を提供するものである。
本発明の不揮発性メモリの読み出し回路につい
て第５図と第６図を用いて詳細に説明する。
て第５図と第６図を用いて詳細に説明する。
第５図は、本発明の読み出し回路の一実施例の
回路図を示す。第３図と同様にＰチヤンネル
MOSトランジスタ１１を不揮発性メモリ１２が
駆動する回路構成となつているが、不揮発性メモ
リ１２のドレイン側で駆動するのではなく、ソー
ス側で駆動する点が第３図と異なつている。不揮
発性メモリ１２のドレインは基板に対し、接地あ
るいは一定電圧に保持され、選択ゲート電圧VGS
により選択ゲート下のチヤンネルを導通させ、そ
の時のソース電圧を読み出し電圧Voutとして検
出する回路構成である。
回路図を示す。第３図と同様にＰチヤンネル
MOSトランジスタ１１を不揮発性メモリ１２が
駆動する回路構成となつているが、不揮発性メモ
リ１２のドレイン側で駆動するのではなく、ソー
ス側で駆動する点が第３図と異なつている。不揮
発性メモリ１２のドレインは基板に対し、接地あ
るいは一定電圧に保持され、選択ゲート電圧VGS
により選択ゲート下のチヤンネルを導通させ、そ
の時のソース電圧を読み出し電圧Voutとして検
出する回路構成である。
第６図に第５図の読み出し回路の動作特性図を
示す。
示す。
不揮発性メモリ１２のソース電流は出力電圧
Voutに対して曲線２４あるいは２５のような特
性を示す。浮遊ゲート電極に電子が帯電しておら
ずドレイン電圧がOVの時に浮遊ゲート下にチヤ
ンネルが形成されていればソースに加わる読み出
し電圧により電流が流れて実線の曲線２４のよう
なソース電流特性を示す。一方浮遊ゲート電極に
電子が帯電していてドレイン電圧がOVの時にチ
ヤンネルが形成されない場合においてソースに加
わる読み出し電圧Voutをあげても、ソースと浮
遊ゲート電極は容量結合していないため浮遊ゲー
ト電極の電位はあがらず、浮遊ゲート電極下のチ
ヤンネル領域は高コンダクタンスのままであり、
電流は流れることができないので破線２５で示し
たソース電流特性を示す。曲線２６はＰチヤンネ
ルMOSトランジスタ１１の負荷特性である。従
つて読み出し電圧Voutは浮遊ゲート電極の帯電
状態によりほぼ電源電圧VDDの変動を示す。即ち
不揮発性メモリ１２の浮遊ゲートへの電子の書き
込みにより、不揮発性メモリ１２のドレインから
見た浮遊ゲート電極下のしきい値がデプレツシヨ
ンからエンハンスメント側に変化させることがで
きれば、そのしきい値の変化が小さくとも大きな
読み出し電圧Voutの変化を取り出すことができ
る。従つて簡単なセンスアンプで読み出しが可能
となる。
Voutに対して曲線２４あるいは２５のような特
性を示す。浮遊ゲート電極に電子が帯電しておら
ずドレイン電圧がOVの時に浮遊ゲート下にチヤ
ンネルが形成されていればソースに加わる読み出
し電圧により電流が流れて実線の曲線２４のよう
なソース電流特性を示す。一方浮遊ゲート電極に
電子が帯電していてドレイン電圧がOVの時にチ
ヤンネルが形成されない場合においてソースに加
わる読み出し電圧Voutをあげても、ソースと浮
遊ゲート電極は容量結合していないため浮遊ゲー
ト電極の電位はあがらず、浮遊ゲート電極下のチ
ヤンネル領域は高コンダクタンスのままであり、
電流は流れることができないので破線２５で示し
たソース電流特性を示す。曲線２６はＰチヤンネ
ルMOSトランジスタ１１の負荷特性である。従
つて読み出し電圧Voutは浮遊ゲート電極の帯電
状態によりほぼ電源電圧VDDの変動を示す。即ち
不揮発性メモリ１２の浮遊ゲートへの電子の書き
込みにより、不揮発性メモリ１２のドレインから
見た浮遊ゲート電極下のしきい値がデプレツシヨ
ンからエンハンスメント側に変化させることがで
きれば、そのしきい値の変化が小さくとも大きな
読み出し電圧Voutの変化を取り出すことができ
る。従つて簡単なセンスアンプで読み出しが可能
となる。
以上説明したように、本発明によれば半導体基
板表面でソース、ドレインを形成する第１、第２
の拡散領域のうち、浮遊ゲート電極との容量結合
の弱い方の領域で電圧供給手段につながる負荷を
駆動するようにしたことで、浮遊ゲート電極に電
荷が注入されている時といない時とで読み出し電
圧の変動を大きくとることができるで、簡単なセ
ンスアンプによる信頼性の高い不揮発性メモリの
読み出しができ、高歩留りの不揮発性メモリを作
ることが可能となる。又、書き込みは本願従来例
と同様に浮遊ゲート電極と容量結合の強い方の領
域に高電圧をかけるようにしていることで、容量
結合が強いことで浮遊ゲート電極の電位があがり
本願従来例と同様の注入効率を保つている。
板表面でソース、ドレインを形成する第１、第２
の拡散領域のうち、浮遊ゲート電極との容量結合
の弱い方の領域で電圧供給手段につながる負荷を
駆動するようにしたことで、浮遊ゲート電極に電
荷が注入されている時といない時とで読み出し電
圧の変動を大きくとることができるで、簡単なセ
ンスアンプによる信頼性の高い不揮発性メモリの
読み出しができ、高歩留りの不揮発性メモリを作
ることが可能となる。又、書き込みは本願従来例
と同様に浮遊ゲート電極と容量結合の強い方の領
域に高電圧をかけるようにしていることで、容量
結合が強いことで浮遊ゲート電極の電位があがり
本願従来例と同様の注入効率を保つている。
本発明の説明には、ｎチヤンネルの不揮発性メ
モリに対しＰチヤンネルMOSトランジスタを負
荷とした読み出し回路について説明したがｎチヤ
ンネルMOSトランジスタを負荷としても同様の
効果を得ることができることは言を待たない。
モリに対しＰチヤンネルMOSトランジスタを負
荷とした読み出し回路について説明したがｎチヤ
ンネルMOSトランジスタを負荷としても同様の
効果を得ることができることは言を待たない。
第１図は、本発明に使用する不揮発性メモリの
構造断面図、第２図は、第１図の不揮発性メモリ
のシンボル図、第３図は、従来の読み出し回路の
一実施例の回路図、第４図は、第３図の回路の動
作特性図、第５図は、本発明の読み出し回路の一
実施例の回路図、第６図は第５図の動作特性図で
ある。 １……Ｐ型シリコン基板、２……ｎ型ソース領
域、３……ｎ型ドレイン領域、４……選択ゲート
絶縁膜、５……浮遊ゲート絶縁膜、６……浮遊ゲ
ート電極、７……選択ゲート電極、８……ソース
電極、９，１０……絶縁膜、１１……Ｐチヤンネ
ルMOSトランジスタ、１２……不揮発性メモリ。
構造断面図、第２図は、第１図の不揮発性メモリ
のシンボル図、第３図は、従来の読み出し回路の
一実施例の回路図、第４図は、第３図の回路の動
作特性図、第５図は、本発明の読み出し回路の一
実施例の回路図、第６図は第５図の動作特性図で
ある。 １……Ｐ型シリコン基板、２……ｎ型ソース領
域、３……ｎ型ドレイン領域、４……選択ゲート
絶縁膜、５……浮遊ゲート絶縁膜、６……浮遊ゲ
ート電極、７……選択ゲート電極、８……ソース
電極、９，１０……絶縁膜、１１……Ｐチヤンネ
ルMOSトランジスタ、１２……不揮発性メモリ。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体基板と、前記半導体基板
の表面部分に設けられる第１の領域と、前記第１
の領域をはさんで前記半導体基板の表面部分に設
けられた前記半導体基板の導電型と異なる第２導
電型の第２及び第３の領域と、前記第１の領域と
前記第２の領域および前記第３の領域上に跨がつ
て設けられた絶縁膜と、前記第１の領域上に設け
られた前記絶縁膜のうち前記第２の領域に近い方
の第１の絶縁膜部分上に設けられた選択ゲート電
極と、前記第１の領域上に設けられた前記絶縁膜
のうち前記第１の絶縁膜部分に連なる前記第３の
領域に近い方の第２の絶縁膜部分上及び前記第３
の領域上の絶縁膜上に設けられ、かつ、前記選択
ゲート電極と絶縁膜を介して容量結合する浮遊ゲ
ート電極とからなり、書き込み時には前記第３の
領域に絶対値が前記第２の領域に加える電圧より
も高電圧の電圧を供給して浮遊ゲート電極に電荷
を注入する不揮発性半導体メモリにあつて、前記
第２の領域に負荷を介して一定の電圧を供給する
電圧供給手段が接続されており、読み出し時には
前記第３の領域の電圧は、前記負荷を介して前記
第２の領域に印加される電圧よりも絶対値が低電
位の電圧として前記第２の領域と前記第３の領域
との間に流れるチヤネル電流の大小に応じて前記
第２の領域から前記浮遊ゲート電極に記憶された
内容を読み出すことを特徴とする半導体不揮発性
メモリ用読み出し回路。 ２ 前記低電位の電圧は接地することによつて得
られる特許請求の範囲第１項記載の半導体不揮発
性メモリ用読み出し回路。 ３ 前記負荷をゲートに一定な電圧が印加された
MOSトランジスタとする特許請求の範囲第１項
または第２項記載の半導体不揮発性メモリ用読み
出し回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58147105A JPS6038799A (ja) | 1983-08-11 | 1983-08-11 | 半導体不揮発性メモリ用読み出し回路 |
| US06/633,863 US4943943A (en) | 1983-08-11 | 1984-07-24 | Read-out circuit for semiconductor nonvolatile memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58147105A JPS6038799A (ja) | 1983-08-11 | 1983-08-11 | 半導体不揮発性メモリ用読み出し回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6038799A JPS6038799A (ja) | 1985-02-28 |
| JPH0462159B2 true JPH0462159B2 (ja) | 1992-10-05 |
Family
ID=15422624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58147105A Granted JPS6038799A (ja) | 1983-08-11 | 1983-08-11 | 半導体不揮発性メモリ用読み出し回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4943943A (ja) |
| JP (1) | JPS6038799A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5251169A (en) * | 1991-05-06 | 1993-10-05 | Lattice Semiconductor Corporation | Non-volatile erasable and programmable interconnect cell |
| JP2829156B2 (ja) * | 1991-07-25 | 1998-11-25 | 株式会社東芝 | 不揮発性半導体記憶装置の冗長回路 |
| US5434822A (en) * | 1994-07-07 | 1995-07-18 | Intel Corporation | Apparatus and method for adjusting and maintaining a bitline precharge level |
| GB9424598D0 (en) * | 1994-12-06 | 1995-01-25 | Philips Electronics Uk Ltd | Semiconductor memory with non-volatile memory transistor |
| JP3519828B2 (ja) * | 1995-08-30 | 2004-04-19 | 本田技研工業株式会社 | 燃料電池システム |
| US5841694A (en) * | 1997-07-30 | 1998-11-24 | Programmable Silicon Solutions | High performance programmable interconnect |
| US6535034B1 (en) | 1997-07-30 | 2003-03-18 | Programmable Silicon Solutions | High performance integrated circuit devices adaptable to use lower supply voltages with smaller device geometries |
| US6426673B2 (en) | 1997-07-30 | 2002-07-30 | Programmable Silicon Solutions | High performance integrated radio frequency circuit devices |
| JP2003163292A (ja) * | 2001-08-13 | 2003-06-06 | Halo Lsi Inc | ツインｎａｎｄ素子構造、そのアレイ動作およびその製造方法 |
| US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5019663B2 (ja) * | 1971-10-13 | 1975-07-09 | ||
| US4409723A (en) * | 1980-04-07 | 1983-10-18 | Eliyahou Harari | Method of forming non-volatile EPROM and EEPROM with increased efficiency |
| US4375087C1 (en) * | 1980-04-09 | 2002-01-01 | Hughes Aircraft Co | Electrically erasable programmable read-only memory |
| IT1209227B (it) * | 1980-06-04 | 1989-07-16 | Sgs Microelettronica Spa | Cella di memoria non volatile a 'gate' flottante elettricamente alterabile. |
| JPS58112370A (ja) * | 1981-12-26 | 1983-07-04 | Fujitsu Ltd | 半導体不揮発性記憶装置 |
-
1983
- 1983-08-11 JP JP58147105A patent/JPS6038799A/ja active Granted
-
1984
- 1984-07-24 US US06/633,863 patent/US4943943A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4943943A (en) | 1990-07-24 |
| JPS6038799A (ja) | 1985-02-28 |
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