JPS6038828A - デジタル・アナログ混在型集積回路装置 - Google Patents
デジタル・アナログ混在型集積回路装置Info
- Publication number
- JPS6038828A JPS6038828A JP58146919A JP14691983A JPS6038828A JP S6038828 A JPS6038828 A JP S6038828A JP 58146919 A JP58146919 A JP 58146919A JP 14691983 A JP14691983 A JP 14691983A JP S6038828 A JPS6038828 A JP S6038828A
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- JP
- Japan
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- terminal
- circuit
- analog
- digital
- signal
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は＋−導体集積回路におけるひとつの端子に２つ
以上の異なる穢１ｊぽを狩たぜることに１殉するもので
ある。詩に、アナログ・デジタル混在型集積回路におけ
るひとつの入力端子番、アナログ入力及びテスト時のデ
ジタル入力端子として使用し、端子の追加をせずに３ｉ
植回路のテストの効率化をはかる事を目的とするもので
ある。
以上の異なる穢１ｊぽを狩たぜることに１殉するもので
ある。詩に、アナログ・デジタル混在型集積回路におけ
るひとつの入力端子番、アナログ入力及びテスト時のデ
ジタル入力端子として使用し、端子の追加をせずに３ｉ
植回路のテストの効率化をはかる事を目的とするもので
ある。
はじめに、従来のアナログ・デジタル混在集積回路の一
例を第１図によシ睨明する。第１図に示したアナロタ・
テイジタル混在型拒抗回路１００は、例えはＶ Ｔ Ｒ
に使用沁れるキャプスタンのディジタルサーボ用であシ
、１，２および３は１Ｃ１００に設けらγした端子であ
る。九１子１には、キャプスタンの回転速度に応じた周
波数信号を発生する発生器（’Ｅ’ Ｇ ）からの信号
が供給され、アナログ信号入力端子となる。端子に供給
される信号ｅよ、ビデオテープｅＬＩｉ己録されノこギ
ヤツブスタン速度コントロール信号を再生した信号であ
シ、やはりアナログ入力端子である。端子１，２からの
アナログ信−号は、それぞれＩＣ１００内のＰＧ入カア
ング７および再生コントロール信号入力アンプ５へ供給
される。容入カアンプ５および７はアナログ構成でめシ
、入力された信号をデジタルサーボコントローラ６が扱
う（ｍ号波形およびイ８号レベルに変換する。コントロ
ーラ６Ｌテジタル回路構成であシ、アナログ回路５，７
からの出力に応答しり て端子３にキャプスタ／速度制動信号に発生する。
例を第１図によシ睨明する。第１図に示したアナロタ・
テイジタル混在型拒抗回路１００は、例えはＶ Ｔ Ｒ
に使用沁れるキャプスタンのディジタルサーボ用であシ
、１，２および３は１Ｃ１００に設けらγした端子であ
る。九１子１には、キャプスタンの回転速度に応じた周
波数信号を発生する発生器（’Ｅ’ Ｇ ）からの信号
が供給され、アナログ信号入力端子となる。端子に供給
される信号ｅよ、ビデオテープｅＬＩｉ己録されノこギ
ヤツブスタン速度コントロール信号を再生した信号であ
シ、やはりアナログ入力端子である。端子１，２からの
アナログ信−号は、それぞれＩＣ１００内のＰＧ入カア
ング７および再生コントロール信号入力アンプ５へ供給
される。容入カアンプ５および７はアナログ構成でめシ
、入力された信号をデジタルサーボコントローラ６が扱
う（ｍ号波形およびイ８号レベルに変換する。コントロ
ーラ６Ｌテジタル回路構成であシ、アナログ回路５，７
からの出力に応答しり て端子３にキャプスタ／速度制動信号に発生する。
かかる集積回路１００には、デジモル回路６０機能テス
トに際しては、端子１からアナログのテスト信号を入力
し、アナログ回路７を通してデジタル回路６に入力しな
ければならない。このように、テスト１８号をアナログ
回路７を通過させなけれはならないため、デジタル回路
６の機能テストにおける複雑な初期設定や高速化のため
にはアナログ回路７の応答や波形による誤差が障害とな
る。
トに際しては、端子１からアナログのテスト信号を入力
し、アナログ回路７を通してデジタル回路６に入力しな
ければならない。このように、テスト１８号をアナログ
回路７を通過させなけれはならないため、デジタル回路
６の機能テストにおける複雑な初期設定や高速化のため
にはアナログ回路７の応答や波形による誤差が障害とな
る。
この解決方法としては、スイッチ回路とテスト信号入力
端子とを設け、テスト時にはアナログ回路７や５を辿さ
す直接にデジタル回路６にテスト１８号を入力するよう
にスイッチ回路によ）デジタ回路６の入力をテスト信号
入力端子に切換えている。このため、テスト信号入力の
ための端子の追加を金族なくされた。
端子とを設け、テスト時にはアナログ回路７や５を辿さ
す直接にデジタル回路６にテスト１８号を入力するよう
にスイッチ回路によ）デジタ回路６の入力をテスト信号
入力端子に切換えている。このため、テスト信号入力の
ための端子の追加を金族なくされた。
本発明の目的は端子を追加することなくテスト（８号を
デジタル回路に直接供給できる集積回路を子としても働
くようにしたことを特徴とするものであシ、以下、本発
明の実施例を図面によシ説明する。
デジタル回路に直接供給できる集積回路を子としても働
くようにしたことを特徴とするものであシ、以下、本発
明の実施例を図面によシ説明する。
第２図に本発明の一実施例を示す。第１区の従来例と同
ｌ１機能都は同一番号で示してそれらの睨明を省略する
。第２１で示した集積回路２００は、さらにＣＭＯ８（
相補型ＭＯ８Ｉ−ランジスタ）構成のクロックドインバ
ータ８およびインバータ９、スイッチ回路１０．１１お
よびスイッチ制御用端子４を有する。クロットインバー
タ８の入力は端子２に接続され、その出力はスイッチ回
路ｌＯの端す１０Ｃに接続されている。スイッチ回路１
０における他の端子ＩＱａ、１０１）は、それぞれデジ
タル回路６の入力およびアナログ回路７の出力に接続さ
れている。クロックドインバータ８の制御信号としては
、スイッチ端子４の信号と、この信号ｔインバータ９で
反転した信号とが利用され、スイッチ端子４からの信号
は、さらにスイッチ１続するのに使用される。スイッチ
回路１１もスイッチ端子４からの信号によ多制御されて
端子１１ａ。
ｌ１機能都は同一番号で示してそれらの睨明を省略する
。第２１で示した集積回路２００は、さらにＣＭＯ８（
相補型ＭＯ８Ｉ−ランジスタ）構成のクロックドインバ
ータ８およびインバータ９、スイッチ回路１０．１１お
よびスイッチ制御用端子４を有する。クロットインバー
タ８の入力は端子２に接続され、その出力はスイッチ回
路ｌＯの端す１０Ｃに接続されている。スイッチ回路１
０における他の端子ＩＱａ、１０１）は、それぞれデジ
タル回路６の入力およびアナログ回路７の出力に接続さ
れている。クロックドインバータ８の制御信号としては
、スイッチ端子４の信号と、この信号ｔインバータ９で
反転した信号とが利用され、スイッチ端子４からの信号
は、さらにスイッチ１続するのに使用される。スイッチ
回路１１もスイッチ端子４からの信号によ多制御されて
端子１１ａ。
１１ｂの一湾Ｊ全行なう。端子１１ａはデジタル回路６
の入力に１端子１１ｂはアナログ回路５の出力にそれぞ
れ持続される。
の入力に１端子１１ｂはアナログ回路５の出力にそれぞ
れ持続される。
次に前記第２図の動作説明を記す。通當匝用時（非テス
トモード時）は端子４はＬレベルの信号を供給する。こ
れによって、クロックドインバータ８は市インピーダン
ス状態となシ、端子２からの信号を出力しない。また、
スイッチ回路１０における端子１０ａは端子１０ｂに接
続され、スイッチ回路１０における端子１１ａとｌｌｂ
は接続される。したがって、端子１からのＦ、 Ｇ入力
（８号はアナログ回路（Ｆ Ｇ入カアンズ）７を介して
デジタル回路６に、端子２からの古注信号はアナログ回
路（再生コントロール信号入カアンプ）５を介してデジ
タル回路（アジタルサーボコントローラ６）にそれぞれ
供給される。その結未、端子３からは、キャブズクン速
度制御信号が得られる。
トモード時）は端子４はＬレベルの信号を供給する。こ
れによって、クロックドインバータ８は市インピーダン
ス状態となシ、端子２からの信号を出力しない。また、
スイッチ回路１０における端子１０ａは端子１０ｂに接
続され、スイッチ回路１０における端子１１ａとｌｌｂ
は接続される。したがって、端子１からのＦ、 Ｇ入力
（８号はアナログ回路（Ｆ Ｇ入カアンズ）７を介して
デジタル回路６に、端子２からの古注信号はアナログ回
路（再生コントロール信号入カアンプ）５を介してデジ
タル回路（アジタルサーボコントローラ６）にそれぞれ
供給される。その結未、端子３からは、キャブズクン速
度制御信号が得られる。
このとき、インパーク８０入力インピーダンスはＭＯＳ
ゲート人力であって非菖に尚いので、端子２に供給芒れ
るアナログ１Ｂ号に対し２て彩管？与えない。
ゲート人力であって非菖に尚いので、端子２に供給芒れ
るアナログ１Ｂ号に対し２て彩管？与えない。
次に、デジタル回路６のテストのためｅ（スイッチ端子
４にＨレベルの１ｉＳ号を供給すると、クロックドイン
バータ８は通′吊のインバータ動作する。
４にＨレベルの１ｉＳ号を供給すると、クロックドイン
バータ８は通′吊のインバータ動作する。
また、スイッチ回路１０の端子ｔＯａは端子１０Ｃに接
続され、スイッチ回路１１の端子１１８と１１ｂとは切
シ離される。かかる状態でＮｊｔａ子２にテスト信号を
供給すると、このテスト侶ちは、アナログ回路５，７を
介することなくデジタル回路６へ供給される。したがっ
て、アナログ１０１路５や７の応答特性および出力特性
によυケじていたデジタル回路の初期設廷や篩速化にお
けるｌＱ’ｉ ｉｆは防止される。
続され、スイッチ回路１１の端子１１８と１１ｂとは切
シ離される。かかる状態でＮｊｔａ子２にテスト信号を
供給すると、このテスト侶ちは、アナログ回路５，７を
介することなくデジタル回路６へ供給される。したがっ
て、アナログ１０１路５や７の応答特性および出力特性
によυケじていたデジタル回路の初期設廷や篩速化にお
けるｌＱ’ｉ ｉｆは防止される。
アナログ回％５． ７ｔよ、）ζイポーラトランジＩり
又はユニポーラトランジスタ（ｌＩ’ ］Ｉ； Ｔ）あ
るいはこれらを伴用して構成され、デジタル１４１昂も
ドｊ様に構成される。
又はユニポーラトランジスタ（ｌＩ’ ］Ｉ； Ｔ）あ
るいはこれらを伴用して構成され、デジタル１４１昂も
ドｊ様に構成される。
テストモード時には端子２にデジタル信号が入力される
ので、アナログ回路５は止冨鯛作葡しなくなる刃１、ス
イッチ回Ｔｌ６１１によりその出力の回ｊ’２ｉ ６へ
の印加は防止される。あるいは、他の回路構Ｊｌｔ （
例え汀、回路５の出力がＩＣ２００の外部の導出されて
いたシ、他のアナログ回路に印加されている場合）Ｋよ
って、回路５の出力信号がデジタル回路６に影響を及は
きない勾合し１スイッチｔＬ！回路１１は必戦−ない。
ので、アナログ回路５は止冨鯛作葡しなくなる刃１、ス
イッチ回Ｔｌ６１１によりその出力の回ｊ’２ｉ ６へ
の印加は防止される。あるいは、他の回路構Ｊｌｔ （
例え汀、回路５の出力がＩＣ２００の外部の導出されて
いたシ、他のアナログ回路に印加されている場合）Ｋよ
って、回路５の出力信号がデジタル回路６に影響を及は
きない勾合し１スイッチｔＬ！回路１１は必戦−ない。
また、アナログ回路５の動作が問題となるノ易合楓、ス
イッチ回路１１の代わりＶＣ１端子４に人力さ扛るテス
トモードを示す１ｂ号によりアナログ回路５葡しゃ助し
てしまうようにすることもできる。
イッチ回路１１の代わりＶＣ１端子４に人力さ扛るテス
トモードを示す１ｂ号によりアナログ回路５葡しゃ助し
てしまうようにすることもできる。
ケート８，９はＣＭＯＳ 栢ｊｉν、でろることは述べ
たか、これらはＰ−Ｍ（Ｊ８もしくはＮ−勤０８のイン
バータでもよい。この場合は、入力が中間レベルになっ
ても行にぞのケートの消費゛６流が増加するととｅよな
いので問題はないが、Ｃ−ＭＯ８インバータの揚台、へ
およびＰチャンネルトランジスタの両ケートがｌｂｇ
Ｌ！ＦＫ轡辿してγ自費電流が異冨に増加して問題とな
ることがある。そこで、第２図のように１クロツクドイ
ンバータ８を用いることによシ、非テストモード時はゲ
ート８の電源をしゃ〃〔シてしまうようにしている。
たか、これらはＰ−Ｍ（Ｊ８もしくはＮ−勤０８のイン
バータでもよい。この場合は、入力が中間レベルになっ
ても行にぞのケートの消費゛６流が増加するととｅよな
いので問題はないが、Ｃ−ＭＯ８インバータの揚台、へ
およびＰチャンネルトランジスタの両ケートがｌｂｇ
Ｌ！ＦＫ轡辿してγ自費電流が異冨に増加して問題とな
ることがある。そこで、第２図のように１クロツクドイ
ンバータ８を用いることによシ、非テストモード時はゲ
ート８の電源をしゃ〃〔シてしまうようにしている。
以上によシ、テスト時のデジタル１ｂ号入力用端子を増
設することなしにテストを容易に行うことが可能となる
。本実施例では、ＶＴＲ用のキャプスタン速度制御用デ
ジタルサーボを例にとったが、他のすべてデジタル・ア
ナログ混在型集積回路に適用できる。
設することなしにテストを容易に行うことが可能となる
。本実施例では、ＶＴＲ用のキャプスタン速度制御用デ
ジタルサーボを例にとったが、他のすべてデジタル・ア
ナログ混在型集積回路に適用できる。
テストモード時のデジタル信号入力端子として、第２図
ではアナログ回路の入力端子２を用いているが、必ずし
もこれに限らない。たとえは、アナログ入力端子１を用
いても何らさしつかえない。
ではアナログ回路の入力端子２を用いているが、必ずし
もこれに限らない。たとえは、アナログ入力端子１を用
いても何らさしつかえない。
それはかシでなく、テストモード時にその出力をナエッ
クする必要のない他のアナログ回路の出力端子を用いる
ことも可能である。ただしこの場合、アナログ出力回路
がテストモード時にしゃ断状態もしくは極端に低インピ
ーダンスとならない状態になるようにあらかじめアナロ
グ出力回路に工夫をしておく必要がある。
クする必要のない他のアナログ回路の出力端子を用いる
ことも可能である。ただしこの場合、アナログ出力回路
がテストモード時にしゃ断状態もしくは極端に低インピ
ーダンスとならない状態になるようにあらかじめアナロ
グ出力回路に工夫をしておく必要がある。
第３区はこのように工夫されたアナログ出力回路の一例
である。非テストモード時は端子４がＬレベルのため、
抵抗１６を介して接続されたトランジスタ１７はしゃ断
となシ、アナログ回路１２の出力は抵抗１３を経て、さ
らにトランジスタ１４と負荷抵抗１８、電源１５からな
るエミツタホロアを介して端子２ｏから出力される３、
このとき、インバータ２８は＾大刀インピーダンスであ
るから、アナログ回路１２への影響はない。また、端子
２１からのアナログ信号はアナログ回路２７を介してデ
ジタル回ｊ！′ｌ′１２６へ供給される。一方、テスト
モード時をま端子４が１ルベルとなってトランジスタ１
７が導通するため、アナログ回路１２の出力に関係なく
、トラフジ２夕１４がしゃ断されてし寸う。よって、端
子２ｏの外部よシデジタルテスＨｇ号を印加しても、ア
ナログ回路１２の出力と親会することはなく、インバー
タ２８を介してデジタル回路２６へ供給される。
である。非テストモード時は端子４がＬレベルのため、
抵抗１６を介して接続されたトランジスタ１７はしゃ断
となシ、アナログ回路１２の出力は抵抗１３を経て、さ
らにトランジスタ１４と負荷抵抗１８、電源１５からな
るエミツタホロアを介して端子２ｏから出力される３、
このとき、インバータ２８は＾大刀インピーダンスであ
るから、アナログ回路１２への影響はない。また、端子
２１からのアナログ信号はアナログ回路２７を介してデ
ジタル回ｊ！′ｌ′１２６へ供給される。一方、テスト
モード時をま端子４が１ルベルとなってトランジスタ１
７が導通するため、アナログ回路１２の出力に関係なく
、トラフジ２夕１４がしゃ断されてし寸う。よって、端
子２ｏの外部よシデジタルテスＨｇ号を印加しても、ア
ナログ回路１２の出力と親会することはなく、インバー
タ２８を介してデジタル回路２６へ供給される。
スイッチ手段３０はケート２１〜２４で構成されている
。非テストモード時は端子４がＬレベルのため、ゲート
２８の出力に無関係にケート２３の出力はＨレベルとな
り、ケート８の出力がデジタル回路２６へ伝わらない。
。非テストモード時は端子４がＬレベルのため、ゲート
２８の出力に無関係にケート２３の出力はＨレベルとな
り、ケート８の出力がデジタル回路２６へ伝わらない。
−力、端子２１から入力されるアナログ信号はアナログ
回路２７を介してゲート２１に入力され、ゲート２４を
介してデジタル回路２６〜入力される。テストモード１
ｔｆは端子４がＨレベルのため、ケート２２の出力がＬ
レベルとなシ、ゲート２１の出力はアナログ回路２７の
出力に無関係にＨレベルとなり、端子２０に入力される
テスト用デジタル仏号はケート２８ゲート２３、ゲート
２４を介してデジタルＩ！ｌ 路６へ供給される。
回路２７を介してゲート２１に入力され、ゲート２４を
介してデジタル回路２６〜入力される。テストモード１
ｔｆは端子４がＨレベルのため、ケート２２の出力がＬ
レベルとなシ、ゲート２１の出力はアナログ回路２７の
出力に無関係にＨレベルとなり、端子２０に入力される
テスト用デジタル仏号はケート２８ゲート２３、ゲート
２４を介してデジタルＩ！ｌ 路６へ供給される。
このように本発明によれはＭＯ８型デジタル回路とＭＯ
８又はバイボーラバＶアナログＩＬＡ昂のヌカを含む集
積Ｎ路装置にわずかｌ索子を追加する；〔けで、デジタ
ル部の試ｋｐヶ尚速に容易に行える。：コリ点がある。
８又はバイボーラバＶアナログＩＬＡ昂のヌカを含む集
積Ｎ路装置にわずかｌ索子を追加する；〔けで、デジタ
ル部の試ｋｐヶ尚速に容易に行える。：コリ点がある。
またデジタル部の試験はアナロク郡を介さすにできるの
で、デジタルＩＣ用の汎用テスタが利用できる利点もる
る。
で、デジタルＩＣ用の汎用テスタが利用できる利点もる
る。
本発明は、第２図、第３図に示した回路ル態に限定され
ず、デジタル・アナログ混在集積回路に広く適用できる
。
ず、デジタル・アナログ混在集積回路に広く適用できる
。
第１図は従来例を示すブロック図、第２図は本発明の一
実施例を示すブロック図、第３図は他の実施例を示すブ
ロック図である。 １〜４，２０．２１・・・・・・端子、５． ７． １
２゜２７・・・・・・アナログ回１ｉ、６．２６・・・
・・・デジタル回路、８・・・・・・クロックドインバ
ータ、９．２８・・・用インバータ、１０． １．１．
３０・・・・・・スイッチ手段、１３．１６，１８・
・・・・・抵抗、１４．１７・・・・・・トランジスタ
、１５・・・・・・電Ａ、２１〜２４・・・・・・ケー
ト。 ・１丁、・１、 代理人 弁理士 内 原 北 ゛ 町′ ） χ ′−゛ご”
実施例を示すブロック図、第３図は他の実施例を示すブ
ロック図である。 １〜４，２０．２１・・・・・・端子、５． ７． １
２゜２７・・・・・・アナログ回１ｉ、６．２６・・・
・・・デジタル回路、８・・・・・・クロックドインバ
ータ、９．２８・・・用インバータ、１０． １．１．
３０・・・・・・スイッチ手段、１３．１６，１８・
・・・・・抵抗、１４．１７・・・・・・トランジスタ
、１５・・・・・・電Ａ、２１〜２４・・・・・・ケー
ト。 ・１丁、・１、 代理人 弁理士 内 原 北 ゛ 町′ ） χ ′−゛ご”
Claims (1)
- １、デジタル回路部およびアナログ回路部の双方を含む
集積回路装置において、前記アナロク′回ト信号が倶帖
されゐように１テストモードを示す信号により制御され
る′電気通路を設けたことを行革とづ−るデジタル・ア
ナログ混在型集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58146919A JPS6038828A (ja) | 1983-08-11 | 1983-08-11 | デジタル・アナログ混在型集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58146919A JPS6038828A (ja) | 1983-08-11 | 1983-08-11 | デジタル・アナログ混在型集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6038828A true JPS6038828A (ja) | 1985-02-28 |
Family
ID=15418527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58146919A Pending JPS6038828A (ja) | 1983-08-11 | 1983-08-11 | デジタル・アナログ混在型集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6038828A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62172751A (ja) * | 1986-01-24 | 1987-07-29 | Nec Corp | 半導体集積回路装置 |
| KR20200033088A (ko) * | 2018-09-19 | 2020-03-27 | 엘지전자 주식회사 | 드라이어 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57204140A (en) * | 1981-06-10 | 1982-12-14 | Matsushita Electric Ind Co Ltd | Large-scale integrated circuit |
-
1983
- 1983-08-11 JP JP58146919A patent/JPS6038828A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57204140A (en) * | 1981-06-10 | 1982-12-14 | Matsushita Electric Ind Co Ltd | Large-scale integrated circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62172751A (ja) * | 1986-01-24 | 1987-07-29 | Nec Corp | 半導体集積回路装置 |
| KR20200033088A (ko) * | 2018-09-19 | 2020-03-27 | 엘지전자 주식회사 | 드라이어 |
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