JPS6041379B2 - 多重仮想アドレス空間式デ−タ処理システム - Google Patents

Description

【発明の詳細な説明】 本発明は実行中プログラムが複数の仮想アドレス空間を
同時にアクセスすることができるようにするための機構
に係る。

先行技術の説明 多重仮想アドレス空間における仮想アドレツシングを支
援するデータ処理システムは、たとえば多重仮想記憶域
（以下「ＭＶＳ」と略す）システム制御プログラムを支
援するＩＢＭシステム／３７０のプロセッサに見られる
ように、当該技述分野では周知である。

このようなシステムは各アドレス空間かりニァな仮想ア
ドレス範囲を有するものと規定し、そして実（主）記憶
に置かれたセグメント・テーブルを使用によって、実記
憶のアドレス範囲を定めるようにしている。各セグメン
ト・テーブルは１つのアドレス空間のアドレス範囲を規
定するものであって、その各ェントリは実記憶に置かれ
た１ページ・テーブルの実アドレスを保持することがで
きる。ページ・テーブルの各ェントリは仮想アドレス空
間中の１ページを規定する。このェントリに主記憶中で
利用可能な１ページ・フレームの実アドレスが割当てら
れるのは、このページ・フレ−ムがプログラムの実行に
必要とされる場合だけである。各アドレス空間のアドレ
ス範囲がＭＶＳソフトウェアによって確立されるのは、
ユーザがログオンを行う場合又はアドレス空間識別子（
ＡＳＩＤ）のソフトウェア割当てによってシステムを起
動させる場合である。システム制御プログラムはこのＡ
ＳＩＤをセグメント・テーフル記述子（ＳＴＤ）へ変換
し、そしてこのＳＴＤはプログラムが指名されるときプ
ロセッサの１つの制御レジスタヘロードされるので、こ
のＳＴＤは或るプログラムの仮想レジス夕を変換してそ
のアドレス空間で実行するためにハードウェアによって
使用することとができる。各ＳＴＤは主記憶に置かれた
そのアドレス空間のセグメント・テーフルを位置づける
如きセグメント・テーブル起点（以下「ＳＴＯＪと略す
）フィールドを保持し、さらにこのセグメント・テーブ
ルの長さを指定するフィールドを保持する。システム／
３７０のァーキテクチャで現用されている２４ビットの
アドレスは、任意のＳＴＯで指定されたアドレス空間、
即ち最大１８Ｍバイト（Ｚ４）のりニァな仮想アドレス
範囲を有するアドレス空間で、任意のバイト位置を指定
することができる。

システム／３７０ＭＶＳシステムでは、何千ものアドレ
ス空間を利用することができる。一般に、システムのユ
ーザ相互間の絶縁を図るために、複数のユーザにはそれ
ぞれ異なるアドレス空間が割当てられる。即ち、任意の
ユーザは他のユーザのアドレス空間をアクセスしないよ
うに、他のユーザのＡＳＩＤ又はＳＴＤを知らされてい
ないし、またそのユーザ自身のＳＴＤを除く他のユーザ
のＳＴＤをプロセッサの制御レジスタヘロードするとし
、特権能力を使用することも認められていない。しかし
ながら、ＭＶＳシステム中のすべてのアドレス空間は、
緒定のＭＶＳシステム制御プログラムをすべてのユーザ
に利用可能にするために、同じ論理アドレスを有するよ
うに規定された共通のセグメントを有している。これら
の共通セグメントは、米国特許第４０９６５７３号又は
第４１３６３８５号に記述されているような様式で、プ
ロセッサのハードウェアに対し規定されうる。従って、
これらの共通セグメントはシステム中のすべてのアドレ
ス空間でＭＶＳへのアクセスを可能にする。また各ュ．
ーザのアドレス空間は、そのユーザの適用プログラム及
びデータを保持するための、共通でない（即ち、専用の
）セグメント及びページを有する。これらの共通及び専
用領域にはそれぞれ異なる記憶保護キーが割当てられ、
かくて専用領域中のユーザが共通領域中の特権ＭＶＳプ
ログラム及びデ−夕をアクセスしないようにしている。

記憶保護キー及びソフトウェア・ロック（これらはすべ
てのプログラムによって承認されなければならない）の
割当てに係るソフトウェアの取決めは、専用領域のプロ
グラムが非特権状態で実行されることを必要とする。か
くて、ユーザの非特権適用プログラムはそのユーザのア
ドレス空間で共通領域中の特権プログラムを直接にアク
セスすることはできないが、このユーザは「監視プログ
ラム呼出し（ＳＶＣ）」命令によってこのような共通の
特権プログラムと通信することができる。この結果、そ
れぞれ異なるアドレス空間に置かれた非特権プログラム
が相互に絶縁されることになる。云いかえれば、これら
の非特権プログラムはアドレス空間相互間のアクセスを
許容されないが、各アドレス空間の共通セグメントに置
かれたＭＶＳ監視を呼出すことによって、それぞれ異な
るアドレス空間に置かれた非特権プログラム相互間の通
信は行うことができるのである。このようなアドレス空
間相互間の通信が、相当なプログラミング・オーバヘッ
ドを包含することは明らかである。このようなアドレス
空間相互間の通信を可能にするシステム／３７０ＭＮＳ
の仮想記憶通信方式では、所与のユーザはそのアドレス
空間の専用領域で非特権モードで動作している間に、予
定のＭｙＳソフトウェア・サブシステムによって制御さ
れる他のアドレス空間の専用領域と直接に通信するよう
に、該サブシステムから特別の許可を受取る。このよう
な許可を受取った後、このユーザは前記他のアドレス空
間を識別する特別のアドレス空間番号（ＡＳＮ）を前記
サブシステムへ指定ることによって、該他のアドレス空
間のＳＴＯを第２の制御レジスタヘロードすることがで
きる。次いで、非特権状態にあるこのユーザは、「プロ
グラム呼出し（ＰＣ）」命令を使用して前記他のアドレ
ス空間でプログラムの実行を開始させるとともに、「１
次移動（ＭＮＣＰ）」命令及び「２次移動（ＭＶＣＳ）
」命令を使用して、これらのアドレス空間のうち一方か
ら他方へデータを移動させる。このシステム／３７０の
仮想記憶間通信方式に係る技法は、特磯昭５６一５６４
１１号乃至５６−５６４１３号明細書に開示されている
。しかしながら、これらの明細書は、プロセッサ中の種
々の汎用レジスタ（以下「ＧＲ」と略す）を種々のアド
レス空間へ同時に関連づけるような手段を開示していな
い。また、前述の「１次移動（ＭＶＣＰ）」命令及び「
２次移動（Ｍ ＮＣＳ）」命令を除いて、これらの明細
書に開示された仮想記憶通信方式は、１つの命令（たと
えば、システム／３７０の記憶城間型命令）中の複数の
オペランドがそれぞれ異なる複数のアドレス空間をアク
セスすることを可能にしていない。最も適切な先行技術
は、特願昭５６−３３２８８号明細書に開示された発明
であると考えられる。この発明はプロセッサ中のＧＲを
それぞれのアクセス・レジスタＡＲ及びそれぞれのアク
セス・レジスタ制御ベクトルＡＲＣＶと関連づけること
により、任意のＧＲが一意的なアドレス空間を暗示的に
指定し且つそのアドレス空間の使用方法を制御すること
を可能にしている。これに対し、本発明は、特定のアド
レス空間で実行中の１つ以上の命令によってデータが同
時にアクセスされるような２つ以上のアドレス空間と、
複数のＧＲとを関連づけるようにしている。従って、侍
豚昭５６−３３２８８号明細書に開示された発明と本発
明とは、複数のアドレス空間における同時的アクセスを
支援するためのそれぞれ異なる手段を提供するものであ
る。ＩＢＭシリーズ／１プロセッサは、本発明とは異な
る様式で、複数のアドレス空間を同時的にアクセスする
。

このシリーズ／１プロセッサは、各命令中の任意のソー
ス・オペランドを第１のアドレス空間に関連づけ、この
命令中の任意のシンク・オペランドを第２のアドレス空
間に関連づけ、そしてこの命令のフェッチングを第３の
アドレス空間に関連づけるようにしている。これに対し
、本発明は、命令中のソース又はシンク・オペランドを
所与のアドレス空間に関連づけるために、その属性（ソ
ース又はシンク）を利用していない。そうではなくて、
本発明は、ＧＲがアドレス空間内基底アドレスを保持す
るために明示的に使用されるとき、複数のアドレス空間
の任意のものをこれらのＧＲの任意のものと暗示的に関
連づけるようにしているのである。かくて、本発明によ
れば、任意のオペランドに対するアドレス空間内基底レ
ジスタとして使用されるＧＲのマスク・ビットを再割当
てすることによって、このオペランドーこ対するアドレ
ス空間を容易に切替えることができるのである。シリー
ズ１プロセッサのアドレス空間制御に関係する米国特許
には、第４０３５７７９号、第４０３７２０７号、第４
０３７２１４号、第４０３７２１５号、第４０３８６４
５号、第４０４２９１３号及び第４０５００６び号があ
る。

また、複数のアドレス空間に置かれたデータを１つのプ
ログラムによって同時的にアクセスするという技法は、
著名なＭＵＬＴＩＣＳオペレーティング・システムでも
採用されており、たとえば米国特許第３９３８０９６号
、第４０７９４５３号、第４０８４松８号及び第４１７
７５１び或こ開示されている。これらの特許に開示され
た複数のアドレス空間相互間基底レジスタＢＲは複数の
仮想アドレス空間を明示的に指定するために、所与のユ
ーザ・プログラム又はシステム制御プログラムによって
使用され、そしてこれらの仮想アドレス空間は、絶対ア
ドレスへの変換が行われた後に実行中プログラム（プロ
セス）によって主記憶中でアクセスされうるのである。
システム／３７０のＧＲはこれらのＢＲのようにアドレ
ス空間識別子を保持していないので、両者は互いに相違
する。システム／３７０のＧＲは或るアドレス空間中の
バイト・アドレスを指定するために非特権ユーザによっ
て使用されるか、又はそのアドレス空間で処理可能なデ
ータを保持するために使用される。ＭＵＬＴＩＣＳオペ
レーティング・システムに係る前記特許には、ＧＲによ
ってＢＲを暗示的に指定するという手段が全く開示され
ていないが、このような手段は本発明（及び前掲の特磯
昭５６−３３２８８号館細書に開示された発明）の基本
的手段であって、複数のＧＲが複数のアドレス空間識別
子と直接に関連づけられることを可能にするものである
。発明の要約 本発明はＧＲマスクを保持するＳＴＯマスク・レジスタ
及び制御手段を提供し、該制御手段はこのＳＴＯマスク
・レジスタ中の複数のディジット位置を複数のＯＲと関
連づけて複数のアドレス空間の選択を制御することによ
り、システム／３７０のＢ−Ｄ（基底＋変位フィールド
）又はＸ−Ｂ−Ｄ（指標＋基底十変位フィールド）型の
論理アドレス表示を使用して各オペランドをアクセスす
ることを可能にする。

システム／３７０のアーキテクチャでは、ＧＲＯを除く
任意のＧＲはアドレス空間内基底値を保持するＢレジス
タとして選択されうる。本発明によれば、Ｂレジスタと
して使用される任意のＧＲ（以下「基底ＧＲ」と呼ぶ）
を、ＳＴＯマスク・レジスタの制御下で複数のアドレス
空間の任意のものと暗示的に関連づけることができるの
で、オペランド・アドレスのために１つのＢレジス夕を
命令で指定すると、そのオペランドのアドレス空間を暗
示的に選択することになり、かくてこのＢレジスタの内
容はこのアドレス空間に存在するものとして解釈される
ことになる。実行中のプログラムは予定された任意のア
ドレス空間に置かれていて、指定された複数のアドレス
空間で主記憶からのデータをアクセスすることができる
。

所与の実行中プログラムは複数のアドレス空間に置かれ
たデータをアクセスしつつ非特権状態で連続的な実行を
行うことができるが、このプログラムの実行前に、特権
状態で動作するシステム制御プログラムは、このプログ
ラムの許可状況を検査し且つその結果に応じて前記複数
のアドレス空間の任意のもの又はすべてのアクセスを許
容する必要がある。この許可状況の検査後、前記複数の
アドレス空間のセグメント・テーブル記述子ＳＴＤは必
要な制御レジスタヘロードされうる。この型のアドレス
空間制御は、複数のアドレス空間にあるデータをアクセ
スするような記憶城間（以下「ＳＳ」と略す）型命令を
含むすべてのシステム／３７０の命令を限定なしで使用
可能にすることによって、システム／３７０のアーキテ
クチャと互換性のある仮想記憶間通信方式を提供するこ
とができる。本発明の目的は次の事項を特徴とするプロ
セッサ手段を提供することにある。

１プログラム・ステータス・ワ−ド（以下「ＰＳＷ」と
略す）に特別のアドレス空間選択モード・ビットを設け
ることなく、システムノ３７０と互換性のあるプロセッ
サで仮想記憶間通信を可能にすること。

２ 特別のアドレス空間移動命令を設けることなく、即
ちシステム／３７０で使用されているＳＳ型の移動命令
、たとえば「長移動（ＭＶＣＬ）」命令をそのまま使用
して必要なデータを複数のアドレス空間相互間で直接に
移動しうるようにすることによって、システム／３７０
と互換性のあるプロセッサで仮想記憶間通信を可能にす
ること。

３ 既存のプログラム・コンパイラ及びアセンブラを若
干変更するだけで仮想記憶間のコード生成を支援できる
ようにすること。

４ 複数のアドレス空間に置かれた複数のデータ・セッ
トを仮想アドレスで直接アドレスできるようにすること
、即ちデータ・セットをアドレス空間内基底値０を有す
る指定された集合として直接にアドレスできるようにす
ること。

５ 複数のアドレス空間を非時権状態で同時にアクセス
できるようにすること。

６ システム／３７０のアーキテクチャのために設計さ
れた既存のプログラム及び本発明の新しいアーキテクチ
ャを使用するように書かれたプログラムを両者ともに実
行することができるようにシステム／３７０のァーキテ
クチャと互換性があること。

７ 複数のアドレス空間の一方から他方へデータのアク
セスを切換える際にプログラム割込み又は特別の命令を
必要としないように、実行中プログラムによって直接的
に且つ簡単に使用できること。

８ 実行中プログラムのアドレス空間に置かれたデータ
と他のアドレス空間に置かれたデータを任意の時点で同
時にアクセスできること。

９ 任意のＧＲを利用可能な複数のアドレス空間の任意
のものと関連づけることができるように、各ＧＲに対応
するディジット位置を有するＳＴＯマスク・レジスタを
備えること。

１０ アドレス空間内基底値を保持する任意のＧＲを、
選択された複数のアドレス空間の任意のものと関連づけ
ることができるようにすること。

１１ 複数のアドレス空間の各々において相対バイト・
アドレス指定を可能にすること。

１２ 複数のＧＲと指定された複数のアドレス空間との
対応関係を変更するために、新しいＧＲマスクを任意の
時間に制御レジス外こロードすることができるような新
しい非特権命令を備えていること。

１３ 所与のプログラムが指名されるまでこのプログラ
ムへ任意のデータ・アドレス空間を結合しないようなア
ドレス機構を備えていること。

１４ 所与のプログラムの実行中に、このプログラムが
複数のＧＲと指定された複数のアドレス空間との対応関
係を変更することを許容するようなアドレス機構を備え
ていること。

１５ システム／３７０のアーキテクチャのために書か
れた任意のプログラム及び本発明のアーキテクチヤを利
用するように書かれた任意のプログラムを任意の時間に
指名できるようにすること。

１６ 任意のアドレス空間と命令中のソース又はシンク
・オペランドとの間の特別な関係を利用することなく、
複数の制御レジス夕で識別された複数のアドレス空間の
任意のオペランドをアクセスできるようにすること。

１７ 複数のＳＴＯによって指定された複数のアドレス
空間の任意のオペランドをアクセスできるようにするこ
と。

１８ 異なるアドレス空間に複数のオペランドを有する
ようなシステム／３７０のＳＳ型命令の実行を可能にす
ること。

従って、本発明の１つ特徴は、実行中プログラムが指定
された複数のアドレス空間の一方から他方へデータのア
クセスを切替える際に、このプログラムの実行を中断す
ることなく、１つ又は複数の前記アドレス空間に置かれ
たデータを、このプログラムによってアクセスできるよ
うにすることにある。

またこのプログラムは、異なるアドレス空間に複数のオ
ペランドを有する任意の命令を、１つのアドレス空間に
１つ以上のオペランドを有する命令と同様に、簡単に実
行することができる。このプログラムは、複数のアドレ
ス空間に置かれたデータを、特権状態と同様に非特権状
態で簡単にアクセスすることができる。本発明の他の特
徴は、前掲の特顕昭５６−３３２８８号明細書に開示さ
れた発明に比較して必要とするハードウェアの量が少く
、従ってプロセッサの記憶制御ユニット及び命令／実行
ユニットの構成を一層簡単にすることができるという点
にある。

本発明によって提供されるＳＴＯマスク・レジスタは、
その複数のディジツト位置をプロセッサ中の複数のＧＲ
とそれぞれ関連づけるための手段を備えている。このＳ
ＴＯマスク・レジスタはオベレーテイング・システムに
よって所与のプログラムが指名されるときにロードされ
、またこのプログラムがそれに続くシステム／３７の型
命令のＢフィールドで１つ以上の基底ＧＲを選択替えす
るとき、問題プログラム状態でこのプログラムを実行し
ている間の任意の時間にロードされうる。複数のアドレ
ス空間を識別するため、これらのアドレス空間に対する
セグメント・テーブルの主記憶位置を規定するそれぞれ
のＳＴＯが複数の制御レジスタヘロードされる。このロ
ードは特権状態又は特別の許可を伴う非特権状態で行わ
れる。実行中プログラムは、予定の制御レジスタヘロー
ドされたＳＴＯによって識別されるようなアドレス空間
中に存在しなければならない。このプログラムはデータ
・アドレス空間と異なるアドレス空間に存在してもよく
、或いはそのアドレス空間でデータと混在してもよい。
かくて本発明によれば、実行中プログラム及びデータの
ためにアクセスされるアドレス空間と、オペランド・デ
ータのために実行中プログラムによって同時にアクセス
されうる他のアドレス空間を制御することができる。

さらに、本発明に従ったプロセッサは、オペレーティン
グ・０システムの制御下でＳＴＯマスク・レジスタヘオ
ール零のマスクを初期ロードするだけで、システム／３
７０でランするように設計された既存のプログラムにつ
いて使用することができる。

代替的に、このプロセッサがシステム／３７０モードは
本発明の仮想記憶モードのどちらで動作しているのかを
指示するようにＰＳＷ又はその論理的拡張部である制御
レジスタの１フィールドを割当てるとともに、オペレー
ティング・・システムがこのフイールドをシステム／３
７０モードに設定する場合にはオペレーティング・・シ
ステムによってＳＴＯマスク・レジスタをオール零へ設
定することができる。しかしながら、本発明については
このような特別のＰＳＷフィールドは不要である。とい
うのは、ＳＴＯマスク・レジスタのオール零／非零状態
がこれと同じ目的を果たすからである。本発明によって
提供された新しい非特権命令である「ＧＲマスク設定（
ＳＧＲＭ）」命令は、主記憶中の任意の指定位置からＳ
ＴＯマスク・レジスタへＧＲマスクをロードすることが
できるので、ユ−ザは複数のアドレス空間のうちどれか
がこのユーザにより割当てられた各基底ＧＲによってア
クセスされるかということを制御することができる。

他の非特権命令である「ＧＲマスク記憶 （ＳＴＯＲＭ）一命令は、ＳＴＯマスク・レジスタの現
内容を主記憶中の任意の指定位置へ記憶することができ
るので、ユーザは現在のＧＲマスクを調べることができ
る。

実施例の背景 第１図には通常の命令解読器９が示されている。

命令解読器９はシステム／３７０のすべての命令を解読
することができる。システム／３７０の命令に含まれる
命令コードは、この命令の長さ及び型を示すとともに、
この命令中のオペランド・アドレスの位置を示す。オペ
ランド・アドレスには、オペランドの値又はオペランド
・アドレスの１要素を保持するＧＲのアドレスが含まれ
る。かくて命令コードは、その命令中のどのフィールド
がＧＲフィールド、即ちＲ，Ｘ又はＢフィールドである
かということを規定する。これらのＧＲフィールドは命
令レジスターＯＡからゲート１１乃至１４へ入力され、
該ゲートは命令解読器１６から他の入力を受取る。命令
解読器１６は、現命令中のＧＲオペランド・フィールド
がＸ又はＢフィールドであるとき、出力線１６Ａに信号
を与える。所与の命令で複数のＧＲが指定されていると
き命令解読器１６はこれらのＧＲフィールドを順次に解
読されるので、一度に１つのＧＲアドレスがゲート１１
乃至１４から出力される。

ゲート１１乃至１４のＸ及びＢフィールド出力は、４ビ
ットのＸ／Ｂアドレス・バスでドットＯＲされた後、Ｇ
Ｒ解読器１７Ａへ供給される。ＧＲ解読器１７Ａは、１
句固のＧＲ（ＧＲＯ乃至ＣＲ１５）を含むＧＲアレイ１
７から、Ｘ又はＢフィールドによって指定されたＣＲを
選択する。（Ｒフィールドで指定されたＧＲもＧＲアレ
イ１７から同じ様式で選択されるが、これは本発明の要
旨に関係しないので、図面には示されていない。）×／
Ｂアドレス・バスに接続されたゲート１５は、Ｘ／Ｂア
ドレス・バスに基底ＧＲのＢアドレスが存在することを
示す命令解読器１６からの信号を線１６Ｂを介して受取
るとき、このＢアドレスを本発明に従ったＳＴＯマスク
選択機構２０へ供給する。

前述のように、各オペランドの論理アドレスを形成する
ために使用されるＸ及びＢアドレスは、命令解読器９の
制御下でＧＲアレイ１７中の適当なＧＲへセットされ、
それと同時に現命令中のＤフィールドが通常のアドレス
加算器１８へ送られるので、該加算器によって各オペラ
ンドの実効論理アドレスが生成される。

この実効論理アドレスの各々はアドレス加算器１８から
ゲート１８Ｂを通して論理アドレス・レジスター９へ供
給され、議しジスタは各論理アドレスを変換索引緩衝機
構２７を含む通常のアドレス変換機構へ供給する。ゲー
ト１８Ｂは、インバータ１８Ｃからのオペランド・アク
セス信号によって付勢される。順次命令フェツチ信号は
命令アクセス・トリガ１０Ｂから線１０Ｄを介して通知
される。

このトリガ１０Ｂがセットされるのは、命令カウンタＩ
ＯＣに置かれた実効論理アドレスを使用して次の順次命
令アドレスがアクセスされる場合である。ゲート１８Ａ
は、この命令アドレスを論理アドレス・ンジスタ１９へ
通過させるように、線１０Ｄ上の順次命令フェッチ信号
によって付勢される。また線１０Ｄ上の信号はオペラン
ド・アクセスが存在しないことを示すので、ィンバータ
１８Ｃを介してゲート１８Ｂを禁止する。しかしながら
、分岐命令アドレスはＸ，Ｂ及びＤアドレスを使用する
分岐命令のオペランドであるから、この分岐命令アドレ
スはアドレス加算器１８でオペランド・アドレスとして
生成され、ゲート１８Ｂを介して供孫舎される。

ＳＴＯ選択機構２川まＳＴＯと呼ばれる主記憶中の実ア
ドレスを出力し、これを変換索引緩衝機構２７を含むア
ドレス変換機構に送る。

アドレス変換機構はこのＳＴＯを論理アドレス・レジス
タ１９からのセグメント指標ＳＸと加算することにり、
セグメント・テーブル２２中のページ・テーブル起点Ｐ
ＴＯアドレスをアクセスする。このＰＴＯと論理アドレ
ス・レジスター９からのページ指標をＸが加算され、か
くて必要なべージ・テーフル・ェントリのアドレスが得
られる。このページ・テーフル・ェントリは主記憶中に
置かれた所望のページ・フレームの実アドレス・ビット
０−１９を含み、この実アドレスは変換索引緩衝機横２
７の変換されたセット・アソシアテイブ・ェントリにあ
るフィールド２９へ記入され、また変換アドレス・レジ
スタ３３のフィールド３２にも記入される。Ｄフィール
ドのビット２０一３１は、命令解読器９からアドレス加
算器１８及び論理アドレス・レジスタ１９を介して、変
換アドレス・レジス夕３３のバイト指標ＢＸフィールド
３１に供給される。もし所与の論理アドレスに対するア
ドレス変換が以前に行われており、且つその変換アドレ
スが依然として変換索引緩衝機構２７で有効であるなら
ば、その制御手段２６はＳＴ○、セグメント指標ＳＸ及
びページ指標ＰＸを変換索引緩衝機構２７のェントリ２
８と比較して変換済みのページ・フレーム・アドレス２
９を見出し、これを直ちに変換アドレス・レジスタ３３
のフィールド３２に記入するので、セグメント・テーブ
ル２２を使用する変換プロセスは直ちに終了される。

もし以前の変換結果を変換索引緩衝機構２７で利用する
ことができなければ、変換プロセスが継続されることに
なる。即ち、ＳＴＯ選択機構２０から与えられるＳＴＯ
によってセグメント・テーブル２２をアクセスし、この
ＳＴＯと論理アドレス・レジスタ１９からのセグメント
指標ＳＸを加算してセグメント・テーブル２２中のＰＴ
Ｏアドレスを決定し、このＰＴＯアドレスを使用してペ
ージ・テーブル２４をアクセスし、そしてＰｒＯアドレ
スと論理アドレス・レジスタ１９からのページ指標ＰＸ
を加算してページ・テーブル２４中のェントリを読出す
ことが必要である。実施例の説明 ＳＴＯ選択機構２０の第１実施例は、第２図に示されて
いる。

図示の如く、基底ＧＲのアドレス解読器４０は、第１の
ゲート１５からＢバス１５Ａの線１ １Ａ乃至１ ４Ａ
を介して基底ＧＲのアドレスを受取る。この解読器４０
は通常の１６ウェィの解読器であって、４ビットのＧＲ
アドレスを入力として受取り、その１６本の出力線のう
ち選択された基底ＣＲアドレスに対応する出力線を付勢
する。ＳＴＯマスク・レジスタ４１は１６ディジット位
置を有し、これらの位置は１６ビットのＧＲマスクを受
取るように解読器４０の出力にそれぞれ接続されている
。

ＳＴＯマスク・レジスタ４１の各ディジット位置はそれ
ぞれ１ビットを保持する。解読器４０の出力は一度に１
つが活勢であり、従ってＳＴＯマスク・レジス夕４１の
１６ディジット位置のうち１つのデイジツト位置の内容
が所与の時点で出力されるにすぎないから、ＳＴＯマス
ク・レジスタ４１からの１６出力はドットＯＲされてＳ
ＴＯ選択レジスタ４２の入力へ接続されている。従って
、もしＳＴＯマスク・レジスタ４ １への解読器４０の
或る出力線が活勢であれば、該レジスタ中の対応するデ
ィジット位置が出力され、その内容に応じてＳＴＯ選択
レジスタ４２をセットする。アドレス空間制御用のＡＮ
Ｄゲート４３はＳＴＯ選択レジスタ４２からの出力を受
取り、またオペランド要求の間にだけ活勢であるような
ィンバータ４４からのオペランド・アクセス信号を受取
る。

インバータ４４へ入力である命令フェッチ信号はＯＲゲ
ート４５から供給され、該ゲートは線１０Ｄを介して順
次命令フェッチ信号を受取り且つ命令解読器１６から線
１６を介して分岐命令フェッチ信号を受取る。図示の如
く、ＡＮＤゲート４３及びィンバータ４７は、ＳＴＯ選
択レジスタ４２に置かれている現マスク・デイジットの
ためのアドレス空間解読器を構成し、この現マスク・デ
ィジツトが０又は１のどちらであるかに応じてゲート４
８又はゲート４９を付勢する。

従って、ＡＮＤゲート４３は、オペランド・アクセス信
号が存在する間に、選択されたマスク・ディジットの状
態に対応する１又は０出力信号を供給する。

ＯＲゲート４５から命令フェッチ信号が供給されると、
ＡＮＤゲート４３は０出力だけを供給する。この０出力
は、実行プログラムを保持するようなアドレス空間に関
連する。ＡＮＤゲート４３の出力は、ＳＴＯ出力レジス
タ５１を介して変換索引緩衝機構２７を含むアドレス変
換機構（第１図）へどのＳＴＯが供給されるかというこ
とを制御する。

即ち、ＡＮＤゲート４３の０出力は、インバータ４７を
介してゲート４８を付勢することによって、参照番号５
２を付された制御レジスタＣＲＩ中の１次ＳＴＯを供給
させる。またＡＮＤゲート４３の１出力は、ゲート４９
を付勢することによって、参照番号５３を付された制御
レジスタＣＲ７中の２次ＳＴＯを供給させる。これらの
ＳＴＯは、システム／３７０ＭＶＳの如きオペレーティ
ング・システムにおける複数のアドレス空間に置かれた
複数の非特権プログラム同士の、アドレス空間相互間の
絶縁保護を可能にする。

一方、オペレーティング・システムの特権プログラム、
種々のサブシステム・プログラム、データ・ベース及び
非特権プログラムが単一のアドレス空間で処理されてい
る場合には、前者の３つと後者の１つの間でアドレス空
間内保護を可能にするために記憶保護キーが使用される
。現在の実行中プログラムによって使用されている記憶
保護キーは、ＰＳＷに置かれる。キー出力レジスタ６１
中の記憶保護キーは、ＳＴＯ出力レジスタ５１中のＳＴ
Ｏによって決定されたアドレス空間をアクセスするため
に現に使用されている記憶保護キーである。

現記憶要求が１次又は２次ＳＴＯのどちらを必要とする
かに応じて、キー出力レジスタ６１はゲート６２又は６
３によって現記憶要求のキーを供給される。もし、ＡＮ
Ｄゲート４３が０出力を供給するならば、ゲート６２が
付勢されて現ＰＳＷからのキーを供給し、かくて制御レ
ジスタＣＲＩ中の１次ＳＴＯによって規定された１次ア
ドレス空間で現記憶アクセスを行わしめる。もしＡＮＤ
ゲート４３が１信号を供給するならば、ゲート６３が付
勢されて２次ＳＴＯキー・レジスタ６０からのキーを供
給し、かくて制御レジスタＣＲ７中の２次ＳＴＯによっ
て規定された２次アドレス空間で現記憶アクセスを行わ
しめる。この結果、実行中プログラムは、２つのアドレ
ス空間でそれぞれ異なっているような２つのキーを同時
に利用することができる。システム／３７０のアーキテ
クチヤでは、ＧＲ川ま基底ＧＲとして使用することがで
きない。即ち、命令のＢフィールドに零があるとＧＲＯ
が指定されるけれども、この場合にはＧＲＯの実際の内
容に拘わりなく、基底値が零に等しいものとして解釈さ
れるのである。（ＧＲＯの内容はアドレス生成について
は無視されるが、他の用途については利用することがで
きる。）しかしながら、ＧＲＩ乃至ＧＲ１５の任意のも
のは、オペランド・アドレスの生成に使用されるように
、いつでも命令のＢフィールドで指定することができる
。第３図の第２実施例は、ＧＲＯが命令中のＢフィール
ドで指定されるとき、１次アドレス空間を選択する。

もしＧＲＯが選択されたならば、基底ＣＲのアドレス解
読器４０からィンバータ４６に至る選択０出力が活勢と
なり、従ってィンバータ４６はＡＮＤゲート４３Ａへ禁
止信号を供給するので、Ｂフィールドが零であるときは
ＡＮＤゲート４３Ａの出力は零に強制されることになる
。このように、ディジット０の機能はィンバータ４６に
よって遂行されるので、第３図のＳＴＯマスク・レジス
タ４１Ａはディジット１〜１５を有するにすぎない。第
２図の実施例を第３図の実施例と同じように動作させる
には、第２図のＳＴＯマスク・レジスタ４１のデイジッ
ト０を零状態へセットすればよい。

他のすべての側面については、第３図の実施例は第２図
の実施例と同じである。

従って、第３図の実施例は、命令のＢフィールドに零が
指定されているとき、制御レジスタＣＲＩからの１次Ｓ
ＴＯをＳＴＯ出力レジスタ５１へ強制するように動作す
る。実行中プログラムは常に制御レジスタＣＲＩ中の１
次ＳＴＯによって規定された１次アドレス空間に置かれ
ていなければならないが、システム中の任意のアドレス
空間のＳＴＯを制御レジスタＣＲＩへ。

ードすることによって、これを１次アドレス空間にする
ことができる。これと同様に、システム中の任意のアド
レス空間のＳＴＯを制御レジスタＣＲ７へロードするこ
とによって２次アドレス空間にすることもできる。これ
らの制御レジスタＣＲにロードを行うには、システム／
３７０の特権命令である「制御状報ロ−ド（ＬＣＴＬ）
」命令又は前掲の特顔昭５６−５６４１３号明細書に開
示された非特権命令である「プログラム呼出し（ＰＣ）
」命令、「プログラム転送（ＰＴ）」命令若しくは「２
次アドレス空間番号設定（ＳＳＡＲ）」命令を使用すれ
ばよい。一般に、適用プログラムのユーザは、特権プロ
グラム及びシステム・データを保全するために、非特権
命令の使用だけを許されていて、特権命令を使用しよう
とするとその適用プログラムの実行が停止されるように
なっている。

かくて、オペレーティング・システムは一般に適用プロ
グラムが制御レジスタヘロードすることを許していない
が、前述の「プログラム呼出し（ＰＣ）」命令、「プロ
グラム転送（ＰＴ）」命令及び「２次アドレス空間番号
設定（ＳＳＡＲ）」命令は特別の許可及び保護特性を有
しているので、制御レジスタヘロードすることができる
。本発明によれば、適用プログラムは予じめ許可された
１組のアドレス空間から特権命令を実行することなく選
択された任意のアドレス空間を、システム／３７０の命
令セット全体を使用してアクセスできるようになる。

こうするため、本発明は非特権命令である「２次アドレ
ス空間番号設定（ＳＳＡＲ）」命令を使用して、ユーザ
へ予め許可された複数のアドレス空間のうち１つのアド
レス空間を規定する２次ＳＴＯを制御レジスタＣＲ７（
第２図）へセットするようにしている。非特権モード‘
こあるユーザは、２つの同じアドレス空間で動作してい
る限り、任意の時間にその基底ＧＲの割当てを変更し、
またこれに対応してＳＴＯマスク・レジスタ４１（第２
図）又は４ １Ａ（第３図）中のＧＲマスクを変更する
ことができる。

たとえば、このユーザがいずれかのアドレス空間にある
新しいページをアクセスしている場合には、ＧＲマスク
を変更することなく基底ＧＲ値が変更される。ユーザ・
プログラムがＧＲのアドレス空間割当てにおける変更を
必要とする場合、このユーザ・プログラムは非特権命令
であるＧＲマスク設定（ＳＧＲＭ）」命令を実行する。
第４図に示されているように、この命令のＸ，Ｂ及びＤ
フィールドは主記憶位置に前以て準備された必要なＧＲ
マスクをアクセスする。即ち、ユーザ・プログラムが１
餅固のＧＲの任意のものを基底ＧＲとして割当てること
を必要とする前に、このプログラムは所定の主記憶位置
にＧＲマスクを形成する。このＧＲマスクは、割当てら
れるべき基底ＧＲについて必要とされるような２つのア
ドレス空間を割当てるためのものである。これらの基底
ＧＲに割当てられないようなＧＲマスク中のデイジツト
位置は無視することができるが、或る基底ＧＲの将来の
割当てが知られている場合には、この割当てを含めるこ
とによって「ＧＲマスク設定（ＳＧＲＭ）」命令の追加
の実行を回避することができる。

次いでこのＧＲマスクを前記主記憶位置からプロセッサ
中のＳＴＯマスク・レジスタ４ １へロードするために
、「ＧＲマスク設定（ＳＧＲＭ）」命令が実行されると
、この割当てが有効になる。任意の基底ＯＲを一時的に
又は永久的に通常のオペラソドＲ・レジスタ又は指標Ｘ
レジス夕として再割当てする場合には、「ＧＲマスク設
定（ＳＧＲＭ）」命令又は他の特別の命令を実行する必
要はない。というのは、任意のＧＲマスク・ディジット
はそれぞれのＧＲが基底ＧＲとして使用されている場合
にだけ有効なのであり、従って任意のＧＲがオペランド
・レジスタ又は指標レジスタとして使用される場合には
そのＧＲマスク・ディジットは無視できるからである。
従って、このような場合には、ＧＲマスク・ディジット
が特定のアドレス空間に対する任意のＧＲの割当てを指
示しているか否かに拘わりなく、任意の命令はこのＧＲ
をオペランド・レジスタ又は指標レジスタとして任意の
アドレス空間で使用することができる。「ＧＲマスク設
定（ＳＧＲＭ）」命令を実行しているときには、そのＢ
フィールドに対するＧＲマスク・ディジットを変更する
ことができる。

というのは、この基底ＧＲに対する新しいアドレス空間
の割当ては、このＧＲマスク力ＳＴＯマスク・レジスタ
４１又は４１Ａへロードされた後でなければ有効になら
ないからである。ＧＲマスクの初期ロードはプログラム
・アドレス空間、即ち１次アドレス空間から行われねば
ならないが、この後は指定された任意のアドレス空間か
らＧＲマスクをロードすることができる。

ユーザ・プログラムは、非特権命令である「ＧＲマスク
記憶（ＳＴＧＲＭ）」命令を実行することによって、Ｓ
ＴＯマスク・レジスタ４１又は４１Ａに置かれた現在の
ＧＲマスクを任意の時間に調べることができる。

第５図に示されているように、この命令はＳＴＯマスク
・レジスタ４１又は４１ＡからのＧＲマスクを、そのＸ
，Ｂ及びＤフィールド‘こよって決定された主記憶位置
に記憶する。第７図は、「ＧＲマスク設定（ＳＧＲＭ）
」命令の動作ステップを一層詳細に示している。

ステップ７１は、この命令のＸ，Ｂ及びＤフィールドで
指定された主記憶位置の内容をフェッチする。フェッチ
されたこの内容は、２次アドレス空間のアクセスを制御
するためのＧＲマスク及びキーを保持する。ステップ７
２は、このＧＲマスクをＳＴＯマスク・レジス夕４１へ
ロードする。それに続くステップ７３は、前掲の特磯昭
５６−５６４１１号明細書に開示されているように、フ
ェッチされた４ビットのキーを制御レジスタＣＲ３中の
キー・マスクＫＭに対するビット指標として使用する。
このキー・マスク中の複数の１ビットは、特権オベレ−
テイング・システム又はサブシステムが「ＧＲマスク設
定（ＳＧＲＭ）」命令を実行中のプログラムによる使用
を許可し記憶保護キーの値を示す。ステップ７４は、制
御レジスタＣＲ３に置かれたキー・マスクの指標付けさ
れたビットが１又は０状態のいずれにあるかをテストす
る。もしこのビットが１状態にあれば、ステップ７６は
このキー・フィールドを２次ＳＴＯキー・レジスタ６０
へロードする。かくて、「ＧＲマスク設定（ＳＧＲＭ）
」命令の実行は割込みないこ完了する。

ステップ７７は同じプログラム中の次の命令の実行を開
始させる。もしステップ７４のテスト結果がＮＯであれ
ば、「ＧＲマスク設定（ＳＧＲＭ）」命令によってフェ
ッチされたキーは許可されておらず、従ってロードされ
えないので、ユーザ・プ。グラムは非特権プログラムの
許可例外割込みを処理するステップ７５に至り、そこで
この割込みの原因が特権監視プログラムによって調べら
れる。制御レジスタＣＲ７中の２次ＳＴＯは１つのデー
夕・アドレス空間を規定する。このデータ・アドレス空
間が実行中プログラムの任意のオペランド・アドレスに
よってアクセス可能となるのは、該オペランド・アドレ
ス中のＢフィールドがＳＴＯマスク・レジスタ４１（第
２図）又は４１Ａ（第３図）において２次アドレス空間
に関連する１つのＧＲを指定する場合である。任意のオ
ペランド・アドレス中のＢフィールドは、制御レジスタ
ＣＲＩ中の１次ＳＴＯによって規定された１次アドレス
空間中のデータをアクセスするために、この１次アドレ
ス空間と関連づけられてもよい。キー零を除くすべての
記憶アクセスのために、キー比較制御が必要とされるこ
とはもちろんである。かくて本発明は、２つのアドレス
空間に２つのオペランド・アドレスを有するようなシス
テム／３７０のＳＳ型の実行を可能にする。

つまり一方のオペランド・アドレスは（制御レジスタＣ
Ｒ中の１次ＳＴＯによって規定された）１次アドレス空
間に関連するＢフィールドを有し、他方のオペランド・
アドレスは（制御レジスタＣＲ７中の２次ＳＴＯによっ
て規定された）２次アドレス空間に関連するＢフィール
ドを有し、そして各オペランド‘まそのアクセスのため
に異なるキーによって制御されうるということである。
本発明によれば、このようなＳＳ型命令をプロセッサの
性能を低下させないで実行することができるのである。
このような２重アドレス空間のＳＳ型命令は、従来の仮
想記隙通信方式では実行することができない。たとえば
、前掲の特磯昭５６−５６４１３号明細書に開示されて
いるような先行方式は、アクセス可能なオペランド・ア
ドレス空間の変更時にＰＳＷ中のモード指示子をセット
するべく、「アドレス空間制御設定（ＳＡＣ）一命令と
呼ばれる特別の命令を実行しなければならない。このよ
うな場合、システム／３７０のＳＳ型命令は、特別の「
１次移動（ＭＶＣＰ）」及び「２次移動（ＭＶＣＳ）」
命令を除くと、ＰＳＷで現に指定されている１つのアド
レス空間をアクセスしうるにすぎない。前記した２重ア
ドレス空間のＳＳ型命令と同等の結果を遂行するために
、このような先行方式は「アドレス空間制御設定（ＳＡ
Ｃ）一命令の前にｒｌ次移動（ＭＶＣＰ）」若しくは「
２次移動（ＭＶＣＳ）」命令を実行するか、又は多数の
ＲＸ型命令を実行しなければならない。いずれにしても
、この先行方式は本発明と比較すると性能の低下を避け
ることができない。このアーキテクチャ上の差異を比較
して示すために、以下では１次アドレス空間のバイト位
置３２に置かれた１ワードと２次アドレス空間のバイト
位置３２に導かれた他のワードとを比較するために遂行
される命令について検討する。本発明によれば、「ＧＲ
マスク設定（ＳＧＲＭ）」命令はプログラムの開始時に
１回だけ実行されるが、これは制御レジスタＣＲＩをＧ
Ｒ５に割当て且つ制御レジスタＣＲ７をＧＲ１２に割当
てるように、このプログラムが基底ＣＲを割当てるとき
に行われるのである。本発明の例は次の通りである。（
注：１次及び２次アドレス空間に対するＧＲ５及びＧＲ
１２の指定が変更されない限り、後続する任意の２重ア
ドレス空間のＳＳ型又はＲＸ型命令は「ＧＲマスク設定
（ＳＧＲＭ）」命令が再び実行されることを必要としな
い。

）これに対し、先行方式は「１次移動 （ＭＮＣＰ）」命令を使用して２次アドレス空間から１
次アドレス空間へ被比較ワードを移動し、次いで「論理
比較（ＣＬＣ）」命令を使用して１次アドレス空間中の
両ワードを比較することができる。

これは次に示す通りである。（注：「１次移動（ＭＶＣ
Ｐ）」命令は低速で遂行される命令であって、１時的な
アドレス空間切換え動作を与える。

代替的に、この先行方式はオペランド・アドレス空間を
切換えるために「アドレス空間制御設定（ＳＡＣ）一命
令を使用することができるが、その場合には同じ比較結
果を得るために一層多くの命令を必要とする。

これは以下に示す通りである。（注：所与の命令がその
記憶オペランドに対するアドレス空間を変更するたびに
、この命令は「アドレス空間制御設定（ＳＡＣ）一命令
によって先行されねばならない。）本発明はアドレス空
間を切換える命令を必要としないため、既存のコンパイ
ラ及びアセンブラによって生成されるシステム／３７０
の目的コードとの互換性が１層増大しており、従ってこ
の目的コ−ドで新しい基底ＧＲの割当てが行われるとき
にだけ「ＧＲマスク設定（ＳＧＲＭ）」命令を挿入して
かかるコンパイラ及びアセンブラを修正すればよい。

既存のコンパイラ及びアセンブラについては、命令、定
数、リテラル及び可変データが混在する１つの目的モジ
ュールを生成する一方、命令を含まず且つ定数及び可変
データに対するデータ空間のみを含みうる他のモジュー
ルを生成することは、普通の事柄である。本発明によれ
ば、第２のモジュール（データ）を第１のモジュール（
命令及びデータ）とは異なるアドレス空間に容易に置く
ことができるのみならず、その際に性能が低下するとい
うこともない。これに対し、先行方式は２重アドレス空
間のＳＳ型命令を実行することができないので、命令ス
トリームがそのオペランド・アドレス空間を変更するた
びに追加の「アドレス空間制御設定（ＳＡＣ）一命令、
「１次移動（ＭＮＣＰ）」命令又は「２次移動（ＭＶＣ
Ｓ）」命令を実行しなければならず、そのため性能が低
下することは避けられない。本発明の方式はこれらの命
令を使用せず、従ってこれらの命令を不要にする。第８
図には、第２図又は第３図の実施例を使用する場合の本
発明の一般的動作が示されている。

ステップ８１は、対話式システムに対するユーザのログ
・オン又は該システムにおけるバッチ・ジョブの開始を
示す。ステップ８２では、システム制御プログラムはユ
ーザ・プログラムの１次アドレス空間に対するアドレス
空間識別子ＡＳＩＤを割当てる。次いで、システム制御
プログラムはユーザの保管城を初期設定し、そこにオー
ル零のＧＲマスを挿入するとともに、この時点でシステ
ム制御プログラムがユーザに割当てた１次ＳＴＯをこの
保管域に置く。もしこのユーザ・プログラムが作動可能
状態にあれば、該プログラムはシステム制御プログラム
によって直ちに指名される。ステップ８３では、システ
ム制御プログラムがこのユーザ・プログラムを指名する
場合、システム制御プログラムはこのユーザの保管城を
アクセスしてオール零のＧＲマスクをＳＴＯマスク・レ
ジスタ４１（又は４１Ａ）へ転送するとともに、割当て
られた１次ＳＴＯを制御レジスタＣＲＩへ転送する。ュ
ーザ・プログラムが実行を開始する場合、もしこのプロ
グラムが２次アドレス空間中のデータをアクセスするこ
とを望んでいるならば、このプログラムはステップ８４
において２次アドレス空間のアドレス空間識別子ＡＳＩ
Ｄに対応するアドレス空間番号ＡＳＮを有する「２次ア
ドレス空間番号設定（ＳＳＡＲ）」命令を発行する。

次いで、この２次アドレス空間に関連する２次ＳＴＯが
割当てられ、制御アドレスＣＲ７に置かれる。ステップ
８５において、もしこのユーザ・プログラムがこの２次
アドレス空間をアクセスしようとしているのであれば、
これは主記憶中にＧＲマスクを形成するか又はこのＧＲ
マスクを得る。このＧＲマスクは、このユーザ・プログ
ラムによって規定された各基底ＣＲへ諸アドレス空間が
どのように割当てられるかということを示す。ステップ
８６では、ユーザ・プログラムは「ＧＲマスク設定（Ｓ
ＧＲＭ）」命令を発行することにより新しいＧＲマスク
をＳＴＯマスク・レジスタヘロードする。この新しいＧ
Ｒマスクはこのユーザの保管城に置かれている必要はな
く、このユーザによってアクセス可能な所与の領域に置
くことができる。続くステップ８７では、ＳＴＯマスク
・レジス夕４１（又は４１Ａ）中のＧＲマスクに従って
、このユーザ・プログラムは１次アドレス空間からの命
令で以て１次及び２次アドレス空間の一方又は両方から
のアクセスされたデータを通常の様式で処理する。ステ
ップ８８は、このユーザ・プログラムに対する任意の割
込み結果を示す。

即ち、システム制御プログラムは、ＳＴＯマスク・レジ
スタ、制御レジス夕ＣＲＩ及びＣＲ７の内容をユーザ保
管域へ記憶される。このユーザ・プログラムが再び指名
される場合、ステップ８３に再び入り、そしてこのプロ
グラムがステップ８７でその動作を終を終了するまで、
後続ステップが反復される。第２図及び第３図の実施例
では２つのアドレス空間が同時にアクセス可能であるの
に対し、第６図の第３実施例は最大８つのアドレス空間
を同時にアクセス可能にする。

第２図と第６図の構成は基本的に類似しているので、第
６図では同じ要素である限り第２図中の参照番号が使用
されている。但し、第６図の要素のうち第２図の要素と
類似しているけれども同じでない要素については、第２
図の参照番号の上位側に１桁の数字を追加して示してい
る。かくて、第６図の基底ＧＲアドレス解読器４０‘ま
、第２図の基底ＣＲアドレス解読器４０と同じでよい。
同様に、解読器４０からの１６出力線は、第６図のＳＴ
Ｏマスク・レジスタ１４１の１６ディジット位置へ接続
されている。ＳＴＯマスク・レジスタ１ ４１の各ディ
ジット位置は、第２図のＳＴＯレジスタ４１に見出され
る１ビット・デイジツトのかわりに、３ビット・ディジ
ツトを保持する。第６図において、ＳＴＯマスク・レジ
スター４１中の各ディジツト位置はビット位置０乃至２
によって識別される。従って、第２図のディジットは基
数２を有するのに対し、第６図のディジットは基数８を
有する。第６図の各ヂィジットは、８つのアドレス空間
のうち任意のものを、１母固のＧＲのうち基底ＧＲとし
て割当てられる任意のＧＲへ割当てることができる。従
って、ＳＴＯ選択レジスター４２は３ビット位置のレジ
ス夕であって、解読器４川こよって現に選択されている
任意のＧＲに対応するディジット中のビット０乃至２を
受取る。一度に１つのデイジツト力ＳＴＯ選択レジスタ
ー４１から出力されるにすぎないので、その各ディジッ
トの対応するビット位置はＳＴＯ選択レジスター４２の
各入力についてドットＯＲされている。ＳＴＯ選択ゲー
ト１４３はＡＮＤゲート１４３Ａ乃至１４３Ｃから構成
され、該ＡＮＤゲートはＳＴＯ選択レジスター４２から
現に供給されているマスク・ディジットの３ビットにそ
れぞれ関連する。

ＡＮＤゲート１ ４３Ａ乃至１ ４３Ｃの各々はィンバ
ータ４４から第２の入力を受取り、該ィンバータは命令
フェッチ信号が存在しないとき、即ち命令／実行ユニッ
トによってオペランド・アクセスが要求されているとき
、条件づけ信号を供給する。選択されたＧＲディジット
の解読器１ ４７は、ＳＴＯ選択ゲート１ ４３の出力
を受取り、この選択された３ビット・ディジットを解読
して１本の出力線を付勢することにより、８つのＳＴＯ
レジスター７２乃至１７９のうちＳＴＯマスク・レジス
タ１４１へ通知されている特定の基底ＧＲに対応する１
つのＳＴＯレジスタを識別する。

ＳＴＯレジスタ１７２乃至１７９は、ＧＲディジット解
読器１４７の８出力線をそれぞれ受取るように接続され
ているが、このうち１つのＳＴＯレジスタがＳＴＯ選択
レジスター ４２の任意の設定値に応じて付勢される。
ＳＴＯレジスタ１７２乃至１７９にそれぞれ対応するア
ドレス空間キー・レジスター６２乃至１ ６９は、対応
するＳＴＯレジス夕１７２乃至１７９で規定された各ア
ドレス空間をアクセスするために実行中プログラムへ許
可された記憶保護キーを保持する。キー・レジスタ１６
２乃至１ ６９の各々は、対応するＳＴＯレジスター７
２乃至１７９を付勢するようなＧＲディジット解読器１
４７の同じ出力によって付勢される。キー．レジスター
６２乃至１６９へキーをロードするための許可プロセス
は、ユーザがアクセスを許された各アドレス空間に対す
る種々のキー・マスクＫＭを含でもよい。キー出力レジ
スタ１６１は、キー・レジス夕１６２乃至１６９のうち
ＧＲデイジット解読器１４７の出力によって選択された
１つのキー・レジスタからキーを受取る。

従って、キー出力レジスター６１に保持されているキー
は、これと同時にＳＴＯ出力レジスタ１５ １に保持さ
れているＳＴＯに対応する。キー出力レジスタ１６１の
内容は、記憶制御ュニッに設けられた通常のキー比較器
へ供給されるが、これはＳＴＯ出力レジスター５１の内
容によって現に規定されているアドレス空間を実行中プ
ログラムがアクセスすることを許可されているか否かを
検査するためである。「ＧＲマスク設定（ＳＧＲＭ）」
命令の実行に応答して主記憶からＳＴＯマスク・レジス
タ１４１へＧＲマスク・フィールドをゲートするために
、ＧＲマスク・ゲート１５６が設けられる。

第６図の実施例については、「ＧＲマスク設定（ＳＧＲ
Ｍ）」命令はこの命令中のＸ，Ｂ及びＤフィールドによ
って選択された主記憶位置にある４８ビットのＧＲマス
ク及び８つの４ビット・キーをアクセスし、これらをＳ
ＴＯマスク・レジスター ４ １及びキー・レジスタ１
６２乃至１６９へそれぞれロードする。第４図及び第５
図に示した「ＧＲマスク設定（ＳＧＲＭ）一命令及び「
ＧＲマスク記憶（ＳＴＧＲＭ）」命令は、４８ビットの
ＯＲマスク及び８つの４ビット・キーを含むように拡張
される。キー零は監視プログラムに制限されているので
、第２図又は第６図のアドレス空間キー・レジスタを介
してキー零をロードしないことが望ましい場合がある。
この場合、「ＧＲマスク設定（ＳＧＲＭ）」命令によっ
てアクセスされた任意のキーの内容が零であると、ハー
ドウェアはこれをｍ対応してロードされるキー・レジス
タの内容を変更すべきではないか、又はｔ２｝対応して
ロードされるキー・レジスタを（たとえば対応するＳＴ
Ｏレジスタ中のＳＴＯを無効化することによって）無効
化すべきものとして解釈することができる。第６図にお
いて、現命令ストリームを含む特定のアドレス空間は、
ＳＴＯレジスタ１７２（これは第２図の制御レジス夕Ｃ
ＲＩに対応しうる）中のＳＴＯを使用するものとして規
定されうる。そうすると、他の７つのＳＴＯレジス夕１
７３乃至１７９は最大７つの他のアドレス空間を識別す
ることができるので、前記特定のアドレス空間で実行中
のプログラムがアクセス可能なデータをこれらの他のア
ドレス空間に置くことができる。他の点については第６
図の実施例と第２図の実施例の動作を比較すると、前者
では任意の命令中のオペランドが一層多くのアドレス空
間（ＳＴＯレジスター７２乃至１７９で識別された最大
８つのアドレス空間）に置かれたデータをアクセスしう
るという点が相違するだけである。かくて、第８図を参
照して第６図の実施例の動作を説明することができるが
、そうするためには最大８つのＳＴＯ及びそれらに対応
する記憶保護キーが処理されるように第８図を若干修正
すればよい。従って、ＳＴＯマスク・レジスタに置かれ
た各ディジットの基数は、実行中プログラムによって同
時にアクセス可能なアドレス空間の最大数を制御するこ
とになる。かくて基数４（即ち、１ディジットあたり２
ビット）は同時にアクセス可能な４つのアドレス空間を
支援し、基数１６（即ち、１デイジットあたり４ビット
）は同時にアクセス可能な１財固のアドレス空間を支援
する。それゆえ、ＳＴＯレジスタ及び対応するキー・レ
ジスタの数は、選択された基数の値に応じて調整される
。

【図面の簡単な説明】

第１図は本発明のセグメント・テーブル起点ＳＴＯ選択
機構を含むプロセッサ中のアドレス変換系を示す図、第
２図は記憶保護キー決定手段を含む本発明の第１実施例
を示す図、第３図は第２図の第１実施例を変形した第２
実施例を示す図、第４図は「ＧＲマスク設定（ＳＧＲＭ
）」命令の形式及び動作を示す図、第５図は「ＧＲマス
ク記憶（ＳＴＧＲＭ）」命令の形式及び動作を示す図、
第６図は同時に利用可能なアドレス空間を最大８つまで
処理するように拡張された本発明の第３実施例を示す図
、第７図はプロセッサによる「ＧＲマスク設定（ＳＧＲ
Ｍ）」命令の実行を示す流れ図、第８図はＳＴＯ選択機
構の使用態様を示す流れ図である。 ９……命令解読器、２０……ＳＴＯ選択機構、４０・・
・・・・基底ＧＲアドレス解読器、４１・・・・・・Ｓ
ＴＯマスク・レジスタ、４２・・・・・・ＳＴＯ選択レ
ジスタ、５１・・・・・・ＳＴＯ出力レジスタ、５２・
・・・・・制御レジスタＣＲ１、５３・…・・制御レジ
スタＣＲ７、５６・・・・・・ＧＲマスク・ゲート、６
０・・・・・・２次ＳＴＯキー・レジスタ、６１……キ
ー出力レジスタ。 ＦＩＧ．３ＦＩＧ．７ ＦＩＧ．Ｉ ＦＩＧ．２ ＦＩＧ．４ ＦＩＧ．５ ＦＩＧ．８ ＦＩＧ．６

Claims (1)

【特許請求の範囲】
1. １ プロセツサ中の複数の汎用レジスタのうち任意の汎
   用レジスタを、１つのアドレス空間における基底アドレ
   スを供給すべき基底レジスタとして割当てることが可能
   であり、プロセツサ中の命令解読器から供給される基底
   レジスタ・アドレス信号に応じて、１つの前記汎用レジ
   スタを基底レジスタとして選択し且つ該汎用レジスタ中
   の基底アドレスを使用して記憶オペランドの実効論理ア
   ドレスを計算するようにした多重仮想アドレス空間式デ
   ータ処理システムであつて、 それぞれの基底レジスタ
   ・アドレス信号によつて選択される複数のマスク・デイ
   ジツト位置を有するアドレス空間マスク・レジスタと、
   複数のアドレス空間指定レジスタと、前記命令解読器か
   ら供給される基底レジスタ・アドレス信号によつて選択
   される前記アドレス空間マスク・レジスタ中の１つのマ
   スク・デイジツト位置の値に応じて１つの前記アドレス
   空間指定レジスタを選択するための手段とを備え、基底
   レジスタ・アドレス信号によつて選択されたマスク・デ
   イジツトの値に応じて、アドレス空間の選択を抑制する
   ようにしたことを特徴とする、多重仮想アドレス空間式
   データ処理システム。