JPS6041385A - 時間スイツチ回路 - Google Patents
時間スイツチ回路Info
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- JPS6041385A JPS6041385A JP14907983A JP14907983A JPS6041385A JP S6041385 A JPS6041385 A JP S6041385A JP 14907983 A JP14907983 A JP 14907983A JP 14907983 A JP14907983 A JP 14907983A JP S6041385 A JPS6041385 A JP S6041385A
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- memory
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/04—Distributors combined with modulators or demodulators
- H04J3/047—Distributors with transistors or integrated circuits
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Signal Processing (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し発明の技術分野〕
本発明は、ディジタル交換機の通話路装置において、主
要部として用いられる時間スイッチ回路ン の改良に関するものである。
要部として用いられる時間スイッチ回路ン の改良に関するものである。
周知のとおシ、時間スイッチは、ディジタル交換機の通
話路装置に用いられ、入力データの時間的順位を入れ換
えることＫよシ時分割交換を行う機能を有しておシ、こ
の種の従来例としては、本出願人の別途出願による「時
間スイッチ回路」（特願昭５７−１５０３１０ ）が挙
げられ、第１図に示す構成となっている。
話路装置に用いられ、入力データの時間的順位を入れ換
えることＫよシ時分割交換を行う機能を有しておシ、こ
の種の従来例としては、本出願人の別途出願による「時
間スイッチ回路」（特願昭５７−１５０３１０ ）が挙
げられ、第１図に示す構成となっている。
即ち、入力データＤｉｎのＡ、Ｂ、Ｃ，Ｄをシフトレジ
スター０００によシ順次に蓄積したうえ、これらを記憶
機能付きマルチプレクサ２０００ 中のラッチ回路２０
１０により並列に保持し、制御メモ１Ｊ３０００ から
送出される制御ＩＷ報に基いてマルチプレクサ２０２０
によシ保持内容を選択した後、ラッチ回路２０３０を介
し、出力データＤｏｕｔとして、例えばＣ，Ｄ、Ａ、Ｂ
の順位により送出するものとなっている。したがって
、入力データＡ、Ｂ、Ｃ，Ｄは制御情報によ）任意の順
位として送出されるため、時間的順位の入れ換えが実現
される。
スター０００によシ順次に蓄積したうえ、これらを記憶
機能付きマルチプレクサ２０００ 中のラッチ回路２０
１０により並列に保持し、制御メモ１Ｊ３０００ から
送出される制御ＩＷ報に基いてマルチプレクサ２０２０
によシ保持内容を選択した後、ラッチ回路２０３０を介
し、出力データＤｏｕｔとして、例えばＣ，Ｄ、Ａ、Ｂ
の順位により送出するものとなっている。したがって
、入力データＡ、Ｂ、Ｃ，Ｄは制御情報によ）任意の順
位として送出されるため、時間的順位の入れ換えが実現
される。
なお、この構成では、シフトレジスタ１０００の動作速
度により交換速度が決定される／ヒめ、メモリを用い／
こ時１１月スイッチに比して高速動作が実現する利点を
生ずる。
度により交換速度が決定される／ヒめ、メモリを用い／
こ時１１月スイッチに比して高速動作が実現する利点を
生ずる。
しかし、シフトレジスタ１０００における入力データの
蓄積動作は、シフトレジスタ１０００の各段を構成する
記憶素子の総てが同時に動作してなされるため、シフト
レジスタ１０００の全段において動作電力を消費してお
ル、この構成によシ多数の入力データを交換する高多重
度の時間スイッチを実現すると、多重度に伴ってシフト
レジスタ１０００の規模が増加し、これに応じて動作電
力も増加すると共に、動作速度を高速化するには、よシ
ーＭＦｆｎ作電力を増加させねばならない欠点を生じて
込る。
蓄積動作は、シフトレジスタ１０００の各段を構成する
記憶素子の総てが同時に動作してなされるため、シフト
レジスタ１０００の全段において動作電力を消費してお
ル、この構成によシ多数の入力データを交換する高多重
度の時間スイッチを実現すると、多重度に伴ってシフト
レジスタ１０００の規模が増加し、これに応じて動作電
力も増加すると共に、動作速度を高速化するには、よシ
ーＭＦｆｎ作電力を増加させねばならない欠点を生じて
込る。
即ち、多重度をｎ倍とするには、シフトレジスタ１００
０の規模および動作速度をともにｎ倍とし方ければなら
ず、このときの動作電力はｎ２倍となり、動作に要する
消費電力の増加により、か＼る構成では、集積回路技術
の進歩によシ集積度が向上しても、高多重度のスイッチ
を実現することが極めて困難となる欠点を生ずる。
０の規模および動作速度をともにｎ倍とし方ければなら
ず、このときの動作電力はｎ２倍となり、動作に要する
消費電力の増加により、か＼る構成では、集積回路技術
の進歩によシ集積度が向上しても、高多重度のスイッチ
を実現することが極めて困難となる欠点を生ずる。
本発明は、従来の〃・＼る欠点を根本的に排除する目的
１有し、従来のデータ蓄債用シフトレジスタの代わシに
循環形シフトレジスタ等の走査信号送出回路及び複数個
の記憶素子による記憶回路を用い、走査信号送出回路か
ら送出される走査信号によシ指定された記憶素子のみＫ
よシデータを順次に記憶するものとし、データの記憶時
に状態の反転する記憶素子数を削減して動作電力の低減
を達成した極めて効果的な、時間スイッチ回路を提供す
るものでるる。
１有し、従来のデータ蓄債用シフトレジスタの代わシに
循環形シフトレジスタ等の走査信号送出回路及び複数個
の記憶素子による記憶回路を用い、走査信号送出回路か
ら送出される走査信号によシ指定された記憶素子のみＫ
よシデータを順次に記憶するものとし、データの記憶時
に状態の反転する記憶素子数を削減して動作電力の低減
を達成した極めて効果的な、時間スイッチ回路を提供す
るものでるる。
以下、実施例を示す第２図以降によシ本発明の詳細な説
明する。
明する。
第２図は第１の実施例を示すブロック図でめり。
この例では４多重の時間スイッチを示しているが任意の
多重度の時間スイツ＼チに対しても本発明が適用できる
ことはｇうまでもない。
多重度の時間スイツ＼チに対しても本発明が適用できる
ことはｇうまでもない。
同図において、１は走査信号送出回路として用いる循環
形シフトレジスタでｈｌ）、’ＩＪＩＩａのマスタース
、レープ式り形フリップフロップ回路（以下、ＤＦＦＣ
）１０−１３を循環的に縦続接続してるる。
形シフトレジスタでｈｌ）、’ＩＪＩＩａのマスタース
、レープ式り形フリップフロップ回路（以下、ＤＦＦＣ
）１０−１３を循環的に縦続接続してるる。
即、ち、ＤＦＦＣ１０の出力ＱはＤＦＦＣ１１の入力Ｄ
Ｉへ接続され、以下、同様と々っているうえ、ＤＦＦＣ
１３の出力ＱはＤＦＦＣ１０の入力ＤＩへ接続されてお
シ、各ＤＦＦＣの出力Ｑは走査信号として７１次かつ循
環的に送出される。２は、ＤＦ′Ｆ′Ｃ１０〜１３から
の走査信号が各々のクロック入力Ｃへ供給されるラッチ
回路２０〜２３からなる記憶回路、３は記憶機能付マル
チプレクサ、４は制御メモリでるり、記憶機能付マルチ
プレクサ３はラッチ回路２０〜２３によフ保持されたデ
ータをフレームパルスＦＰによシ指定されたタイミング
に応じて保持するランチ回路３０〜３３と、ラッチ回路
３０〜３３の保持データを択一的にかつ順次に、制御メ
モリ４からの制御情報に従って選択のうえ送出するマル
チプレクサ３４と、マルチプレクサ３４の出力を保持す
るランチ回路３５とからなっている。
Ｉへ接続され、以下、同様と々っているうえ、ＤＦＦＣ
１３の出力ＱはＤＦＦＣ１０の入力ＤＩへ接続されてお
シ、各ＤＦＦＣの出力Ｑは走査信号として７１次かつ循
環的に送出される。２は、ＤＦ′Ｆ′Ｃ１０〜１３から
の走査信号が各々のクロック入力Ｃへ供給されるラッチ
回路２０〜２３からなる記憶回路、３は記憶機能付マル
チプレクサ、４は制御メモリでるり、記憶機能付マルチ
プレクサ３はラッチ回路２０〜２３によフ保持されたデ
ータをフレームパルスＦＰによシ指定されたタイミング
に応じて保持するランチ回路３０〜３３と、ラッチ回路
３０〜３３の保持データを択一的にかつ順次に、制御メ
モリ４からの制御情報に従って選択のうえ送出するマル
チプレクサ３４と、マルチプレクサ３４の出力を保持す
るランチ回路３５とからなっている。
第３図は、第２図の動作状況を示すタイミングチャート
で６Ｄ、初期状態として走査信号送出回路１におけるＤ
ＦＦＣ１０の出力（ａ）’ｔ ’Ｈ’ （高レベル）、
ＤＩｉ”ＦＣｌ １〜１３の出力（ｅ）〜（の９ ’Ｌ
’（低レベル）にセットする。なお、これは、図上省略
した周知のプリセット、プリクリアの機能によシ容易に
実現できる。また、これらのＤＦＦＣ１０〜１３は、ク
ロック信号（ｂ）がｓ（、“のときにデータ入力ＤＩの
状態がマスターへ取込まれると共にスレーブによる保持
が行われ、◆Ｉ（“ のときに同様の状態がマスターに
よシ保持されると共にスレーブによる取込みが行われる
ものとなってお１）、 ＤＦＦ’ＣＩ Ｏ〜１３の出力
（ｄ） 〜（’Ｉ）はクロック信号（ｂ）の立ち上がシ
に応じて変化する。
で６Ｄ、初期状態として走査信号送出回路１におけるＤ
ＦＦＣ１０の出力（ａ）’ｔ ’Ｈ’ （高レベル）、
ＤＩｉ”ＦＣｌ １〜１３の出力（ｅ）〜（の９ ’Ｌ
’（低レベル）にセットする。なお、これは、図上省略
した周知のプリセット、プリクリアの機能によシ容易に
実現できる。また、これらのＤＦＦＣ１０〜１３は、ク
ロック信号（ｂ）がｓ（、“のときにデータ入力ＤＩの
状態がマスターへ取込まれると共にスレーブによる保持
が行われ、◆Ｉ（“ のときに同様の状態がマスターに
よシ保持されると共にスレーブによる取込みが行われる
ものとなってお１）、 ＤＦＦ’ＣＩ Ｏ〜１３の出力
（ｄ） 〜（’Ｉ）はクロック信号（ｂ）の立ち上がシ
に応じて変化する。
こ＼において、時分側多重化された入力データ（（りＡ
、Ｂ、Ｃ，Ｂ７＞！この順位によシ直列に与えられ、第
１フレームＦ１ではＡＩ 、 Ｂｌ 、 ＣＩ 、ＤＩ
、第２フレームＦ２ではＡ２．Ｂ２．Ｃ２，Ｂ２、第３
フレームＦ３ではＡ３．Ｂ３．Ｃ３，Ｂ３、として与え
られるものとすれば、一方、走査信号送出回路１は、第
４サイクルＴＩ における走査信号（Φ〜（２）の初期
値Ｑ（” ＳＬ’ ｔＬ” ｍＬ” ｆｆｉり０ツク（
信号（ｂ）と同期のうえ順次シフトするため、走査信号
（ｄ）〜（２）は、第２サイクルＴ２ Ｔｉ、ｌ： ｍ
Ｌ” ＩＨ“１Ｌ“１Ｌ“、第３サイクルＴ３では”Ｌ
” ’Ｌ” ’ＩＩ” Ｌ“、第４サイクルＴ４では’
Ｌ”’Ｌ”早Ｌ’ 隼Ｈ”となシ、更に、第２フレーム
Ｆ２の第１サイクルＴＩにおいて初期値に戻シ、これを
４サイクル毎に反りする。従って、第１フレームＦ１で
は、記憶回路２が第１サイクルＴ１ においてラッチ回
路２０のみによシデータＡ１を受取り、第２サイクルＴ
２ではラッチ回路２１のみによシデータＢｌ ｆ：受取
）、第３サイクルＴ３ではランチ回路２２のみによりデ
ータＣＩ 全受取り、第４？イクルＴ４ではラッチ回路
２３のみによシデータＤｉを受取９、各々が１サイクル
経過の後に走査信号が １Ｌ“になると各々の入力デー
タを保持し、以降４サイクル毎にこれを反復する。
、Ｂ、Ｃ，Ｂ７＞！この順位によシ直列に与えられ、第
１フレームＦ１ではＡＩ 、 Ｂｌ 、 ＣＩ 、ＤＩ
、第２フレームＦ２ではＡ２．Ｂ２．Ｃ２，Ｂ２、第３
フレームＦ３ではＡ３．Ｂ３．Ｃ３，Ｂ３、として与え
られるものとすれば、一方、走査信号送出回路１は、第
４サイクルＴＩ における走査信号（Φ〜（２）の初期
値Ｑ（” ＳＬ’ ｔＬ” ｍＬ” ｆｆｉり０ツク（
信号（ｂ）と同期のうえ順次シフトするため、走査信号
（ｄ）〜（２）は、第２サイクルＴ２ Ｔｉ、ｌ： ｍ
Ｌ” ＩＨ“１Ｌ“１Ｌ“、第３サイクルＴ３では”Ｌ
” ’Ｌ” ’ＩＩ” Ｌ“、第４サイクルＴ４では’
Ｌ”’Ｌ”早Ｌ’ 隼Ｈ”となシ、更に、第２フレーム
Ｆ２の第１サイクルＴＩにおいて初期値に戻シ、これを
４サイクル毎に反りする。従って、第１フレームＦ１で
は、記憶回路２が第１サイクルＴ１ においてラッチ回
路２０のみによシデータＡ１を受取り、第２サイクルＴ
２ではラッチ回路２１のみによシデータＢｌ ｆ：受取
）、第３サイクルＴ３ではランチ回路２２のみによりデ
ータＣＩ 全受取り、第４？イクルＴ４ではラッチ回路
２３のみによシデータＤｉを受取９、各々が１サイクル
経過の後に走査信号が １Ｌ“になると各々の入力デー
タを保持し、以降４サイクル毎にこれを反復する。
従って、ラッチ回路２０はデ、−タＡを、ラッチ回路２
１はデータＢを、ラッチ回路２２はデータＣを、ラッチ
回路２３はデータＤ”ｋ、４サイクル毎に取込みのうえ
保持し、これによって入力データ（ｃ）のｎピ憶がなさ
れ、出力６Ｔｌ）（ｎ）（ｐ）（ｑ）が生ずる。
１はデータＢを、ラッチ回路２２はデータＣを、ラッチ
回路２３はデータＤ”ｋ、４サイクル毎に取込みのうえ
保持し、これによって入力データ（ｃ）のｎピ憶がなさ
れ、出力６Ｔｌ）（ｎ）（ｐ）（ｑ）が生ずる。
−一方、フレームパルス（ａ） ＦＰ ｔｉｃ応動する
ラッチ回路３０〜３３は、前述のとおりランチ回路２０
〜２３によシ保持された保持データを取込み、１フレー
ムの期間保持して出力（ｒ）〜（ｕ）を生じ、これを反
復するものとなっておシ、制御メモリ４から送出される
制御情報（ｈ）（ｊ）（ロ）（４を各フレームの第１サ
イクルＴ１では％Ｌ＋＋ ％ Ｌｒｔ ％ Ｉ、ＩＩ
％ ＨＮｌ 第２サイクルＴ２では％ Ｌｆｆ 嘱Ｌ＋
’ ％ Ｈ＃ ％ Ｖ、第３サイクルＴ３ ＴＵ％Ｌ“
”Ｈ“隼Ｌ ＩＴ◆Ｌ“、第４サイクルＴ４では隼Ｈｎ
塾Ｌ”隼７．Ｌｊ隼Ｌ１１ と仮定すれば、この信号に
よシマルチプレクサ３４は、入力０３．０２．００．０
１を順次に選択しデータＤ、Ｃ，Ａ、Ｂを順次にラッチ
回路３５を介して送出する。
ラッチ回路３０〜３３は、前述のとおりランチ回路２０
〜２３によシ保持された保持データを取込み、１フレー
ムの期間保持して出力（ｒ）〜（ｕ）を生じ、これを反
復するものとなっておシ、制御メモリ４から送出される
制御情報（ｈ）（ｊ）（ロ）（４を各フレームの第１サ
イクルＴ１では％Ｌ＋＋ ％ Ｌｒｔ ％ Ｉ、ＩＩ
％ ＨＮｌ 第２サイクルＴ２では％ Ｌｆｆ 嘱Ｌ＋
’ ％ Ｈ＃ ％ Ｖ、第３サイクルＴ３ ＴＵ％Ｌ“
”Ｈ“隼Ｌ ＩＴ◆Ｌ“、第４サイクルＴ４では隼Ｈｎ
塾Ｌ”隼７．Ｌｊ隼Ｌ１１ と仮定すれば、この信号に
よシマルチプレクサ３４は、入力０３．０２．００．０
１を順次に選択しデータＤ、Ｃ，Ａ、Ｂを順次にラッチ
回路３５を介して送出する。
こ＼において、従来のデータ入力用シフトレジスタと第
２図の走査信号送出回路１及び記憶回路２とによシ消費
される最大動作電力を比較すると、第３図の各サイクル
ＴＩ−Ｔ４において状態の変化する記憶素子は、走査信
号送出回路１において２個、記憶回路２においては１個
であυ、従来の構成では４個であるのに対し、動作電力
が３／４に減少している。
２図の走査信号送出回路１及び記憶回路２とによシ消費
される最大動作電力を比較すると、第３図の各サイクル
ＴＩ−Ｔ４において状態の変化する記憶素子は、走査信
号送出回路１において２個、記憶回路２においては１個
であυ、従来の構成では４個であるのに対し、動作電力
が３／４に減少している。
従って、第２図を基本として任意の多重度を有する時間
スイッチを構成しても、サイクル中に動作電力を消費す
る記憶素子は走査信号送出回路１において２個、記憶回
路２において１個でめシ、ｎ多重のスイッチでは、消費
動作電力が従来の３／ｎに減少し、大規模化するｆヨど
低電力化の効果が大となる。
スイッチを構成しても、サイクル中に動作電力を消費す
る記憶素子は走査信号送出回路１において２個、記憶回
路２において１個でめシ、ｎ多重のスイッチでは、消費
動作電力が従来の３／ｎに減少し、大規模化するｆヨど
低電力化の効果が大となる。
なお、Ｍ２図では各一つの記憶回路２と記憶機能付マル
チプレクサ３とを用いた例を示しているが、各複数の記
憶回路２と記憶機能付マルチプレクサ３とによシ宿成し
てもよい。
チプレクサ３とを用いた例を示しているが、各複数の記
憶回路２と記憶機能付マルチプレクサ３とによシ宿成し
てもよい。
第４図は第２の実施例を示すブロック図てめル、記憶回
路２−１．２−２と、記憶機能付マルチプレクサ３−１
．３−２と、走査信号送出口路１、及び制御メモリ４と
によりａ成されており、記憶回路３−１．３−２は２回
路とも共通の走査信号送出回路１と、共通の制御メモリ
４とによシ第２図と同様の制御を受け、１データ尚たシ
タビットを並列に某換することができるものとなってい
る。
路２−１．２−２と、記憶機能付マルチプレクサ３−１
．３−２と、走査信号送出口路１、及び制御メモリ４と
によりａ成されており、記憶回路３−１．３−２は２回
路とも共通の走査信号送出回路１と、共通の制御メモリ
４とによシ第２図と同様の制御を受け、１データ尚たシ
タビットを並列に某換することができるものとなってい
る。
第５図は第３の実施例を示すブロック図でめシ、記憶回
路２−１．２−２と、記憶機能付マルチプレクサ３−．
１．３−２とを走査信号送出回路１゜及び２個の制御メ
モ１Ｊ４−１．４−２によシ制御しておシ、この場合は
、第２図と同等の機能を有する二つの時間スイッチを共
通の走査信号送出回路１を用いて実現している。
路２−１．２−２と、記憶機能付マルチプレクサ３−．
１．３−２とを走査信号送出回路１゜及び２個の制御メ
モ１Ｊ４−１．４−２によシ制御しておシ、この場合は
、第２図と同等の機能を有する二つの時間スイッチを共
通の走査信号送出回路１を用いて実現している。
こ＼において、複数の記憶素子群によシ記憶回路２−１
．２−２等を構成した場合、データ入力部において消費
される最大動作電力を考察すると一般にｎ多Ｍを前提と
し、ｍ群の記憶素子群からなる記憶回路により ４：＋
７１成した時間スイッチは、ｍＸ１個の記憶累子とｎ段
の循環形シフトレジスタとによ多構成されるが、従来の
構成では、ｎビットシフトレジスタをｍ個用いるため、
１υ作電力を消費する記憶累子の数は第４図および第５
図の構成によればｍ−１−２で１、従来のｍｘｎよシも
はるかに減少することが明ら〃）となる二なお、走査信
号送出口路１には、１段を４素子によ多構成したＭＯ８
技術による周仰の回路やＣＯＤ等の利用も考えられ、以
上の実施例はろくまでも一例を示すものにすぎない。
．２−２等を構成した場合、データ入力部において消費
される最大動作電力を考察すると一般にｎ多Ｍを前提と
し、ｍ群の記憶素子群からなる記憶回路により ４：＋
７１成した時間スイッチは、ｍＸ１個の記憶累子とｎ段
の循環形シフトレジスタとによ多構成されるが、従来の
構成では、ｎビットシフトレジスタをｍ個用いるため、
１υ作電力を消費する記憶累子の数は第４図および第５
図の構成によればｍ−１−２で１、従来のｍｘｎよシも
はるかに減少することが明ら〃）となる二なお、走査信
号送出口路１には、１段を４素子によ多構成したＭＯ８
技術による周仰の回路やＣＯＤ等の利用も考えられ、以
上の実施例はろくまでも一例を示すものにすぎない。
以上のとおｐ１任意の多重度を有する時間スイッチに対
しても本発明は適用自在でるるうえ、従来に比して大幅
に消費電力が削減されるものとなるが、これは、第２図
の構成を大規模化した場合。
しても本発明は適用自在でるるうえ、従来に比して大幅
に消費電力が削減されるものとなるが、これは、第２図
の構成を大規模化した場合。
マルチプレクサの大規模化に伴う動作速度の低下を回避
する目的上、上述の（特願昭５７−１５０３１０）に記
載されているとおシ、小規模な記憶機能付マルチプレク
サモジュールを樹枝状かつ多段に縦続接続し、パイプラ
イン動作により高速化を達成する構成としても同様でる
る。
する目的上、上述の（特願昭５７−１５０３１０）に記
載されているとおシ、小規模な記憶機能付マルチプレク
サモジュールを樹枝状かつ多段に縦続接続し、パイプラ
イン動作により高速化を達成する構成としても同様でる
る。
第６図ｆｄ第４の実施例を示すブロック図でめル、走査
信号送出口路１、記憶回路２、制御メモリ４停は第２図
と同一のものであるが、記憶機能付マルチプレクサ３は
、２人カマルチプレクサの入出力端にラッチ回路を付加
した記憶機能付マルチプレクサモジュール３０１，３０
２，３０３ を樹枝状かつ２段に縦続接続のうえ構成さ
れてお９、初段の記憶機能付マルチプレクサモジュール
３０１及び３０２の入力端ラッチ回路３１１〜３１４に
はフレームパルス（ａ）ＦＰカ与エラレ、同モジュール
３０１及び３０２の出力端ラッチ回路３１５，３１６に
はクロック信号（ｂ）ＣＬＫに対し逆相のクロック信号
ＣＬＫが与えられ、第２段の同モジュール３０３の入力
端ラッチ回路３１７，３１８ にはクロック信号（ｂ）
ＣＬＫが与えられ、同モジュール３０３ の出力端ラッ
チ回路３１９には逆相のクロック信号ＣＬＫが与えられ
てお夛、各々がこれらにより駆動されるものとなってい
る。
信号送出口路１、記憶回路２、制御メモリ４停は第２図
と同一のものであるが、記憶機能付マルチプレクサ３は
、２人カマルチプレクサの入出力端にラッチ回路を付加
した記憶機能付マルチプレクサモジュール３０１，３０
２，３０３ を樹枝状かつ２段に縦続接続のうえ構成さ
れてお９、初段の記憶機能付マルチプレクサモジュール
３０１及び３０２の入力端ラッチ回路３１１〜３１４に
はフレームパルス（ａ）ＦＰカ与エラレ、同モジュール
３０１及び３０２の出力端ラッチ回路３１５，３１６に
はクロック信号（ｂ）ＣＬＫに対し逆相のクロック信号
ＣＬＫが与えられ、第２段の同モジュール３０３の入力
端ラッチ回路３１７，３１８ にはクロック信号（ｂ）
ＣＬＫが与えられ、同モジュール３０３ の出力端ラッ
チ回路３１９には逆相のクロック信号ＣＬＫが与えられ
てお夛、各々がこれらにより駆動されるものとなってい
る。
第７図は、第６図の動作状況を示すタイミングチャート
であシ、第３図と同様に入力データ（ｃ）がＡＩ 、
Ｂｌ 、 ＣＩ 、 ＤＩ〜Ａ３ 、 Ｂ３ 、 Ｃ３
、Ｄ３として与えられ、走査信号送出口路１も第３図と
同様の走査信号（ｄ）〜（９）全送出するものとすれば
、この走査信号（ｄ）〜（２）に応じて記憶回路２のラ
ッチ回路２０〜“２３によりデータの取込みおよび保持
が行われる。即ち、各フレームＦ１〜Ｆ３の第１サイク
ルＴ１ においてはラッチ回路２０によシデータＡが取
り込まれ、第２サイクルＴ２においてはラッチ回路２１
によシデータＢが取シ込まれ、第３ザイクルＴ３におい
てはラッチ回路２２によシデータＣが取シ込まれ、第４
ザイクルＴ４においてはラッチ回路２３にデータＤが取
り込まれたうえ、これらが保持され、出力（ホ）（ｎ）
（ｒｌ）（ｑ） ｋ生じ、これらは、フレームの区切を
示すために４サイクル毎に発生するフレームパルス（ａ
）ＦＰに応じ、各々が同時に、初段の記憶機能付マルチ
プレクサモジュール３０１．３０２の入力端ラッチ回路
３１１〜３１４へ転送され、これらが出力０）〜（ｕ）
’を生ずるものとなり、入力データ（ｃ）の取込みが毎
フレーム毎に反覆して行われる。
であシ、第３図と同様に入力データ（ｃ）がＡＩ 、
Ｂｌ 、 ＣＩ 、 ＤＩ〜Ａ３ 、 Ｂ３ 、 Ｃ３
、Ｄ３として与えられ、走査信号送出口路１も第３図と
同様の走査信号（ｄ）〜（９）全送出するものとすれば
、この走査信号（ｄ）〜（２）に応じて記憶回路２のラ
ッチ回路２０〜“２３によりデータの取込みおよび保持
が行われる。即ち、各フレームＦ１〜Ｆ３の第１サイク
ルＴ１ においてはラッチ回路２０によシデータＡが取
り込まれ、第２サイクルＴ２においてはラッチ回路２１
によシデータＢが取シ込まれ、第３ザイクルＴ３におい
てはラッチ回路２２によシデータＣが取シ込まれ、第４
ザイクルＴ４においてはラッチ回路２３にデータＤが取
り込まれたうえ、これらが保持され、出力（ホ）（ｎ）
（ｒｌ）（ｑ） ｋ生じ、これらは、フレームの区切を
示すために４サイクル毎に発生するフレームパルス（ａ
）ＦＰに応じ、各々が同時に、初段の記憶機能付マルチ
プレクサモジュール３０１．３０２の入力端ラッチ回路
３１１〜３１４へ転送され、これらが出力０）〜（ｕ）
’を生ずるものとなり、入力データ（ｃ）の取込みが毎
フレーム毎に反覆して行われる。
一方初段のマルチプレクサ３２０，３２１の動作は制御
メモリ４から送出される制御信号（ｈ）（ロ）に応じて
実行され、制御信号（ト）と缶）とが１Ｌ″１Ｌ・の時
に出力（ｒ） ｔ、＠ＬＰ嘩ＨＮ の時に出力（ｓ）
ｔ、１Ｈ“’Ｌ″の時に出力（ｔ）ｆｆｉ、’Ｈ″ＳＨ
″の時に出力（Ｕ）を選択して送出する。
メモリ４から送出される制御信号（ｈ）（ロ）に応じて
実行され、制御信号（ト）と缶）とが１Ｌ″１Ｌ・の時
に出力（ｒ） ｔ、＠ＬＰ嘩ＨＮ の時に出力（ｓ）
ｔ、１Ｈ“’Ｌ″の時に出力（ｔ）ｆｆｉ、’Ｈ″ＳＨ
″の時に出力（Ｕ）を選択して送出する。
なお、制御信号（ｊＸ／ｌ）とは各々制御信号（ｈ）と
Ｑｃ）との反転信号でろシ、例えば、０ｃ）（ｈ）ｔｌ
−聾Ｈ” ’Ｈ″、％Ｈｔ＋ Ｉｔ” 、 ％Ｌ ｐ
＠ ＨＷ 、 嘩Ｌ Ｉｆ ＩＬ＃の順に伊給すること
によシ、ラッチ回路３１１〜３１４によ〕保持されてい
るデータを入力順位とは全く逆の順位として送出するこ
とがてきる。但し、この送出・順位選択は、初めに制御
信号缶）（転）によシ初段の記憶機能付マルチプレクサ
モジュール３０１，３０２において行われたうえ、次の
サイクルにおける制御信号（ｊ）（４によシ第２段の記
憶機能付マルチプレクサモジュール３０３によって行わ
れるものとなっている。
Ｑｃ）との反転信号でろシ、例えば、０ｃ）（ｈ）ｔｌ
−聾Ｈ” ’Ｈ″、％Ｈｔ＋ Ｉｔ” 、 ％Ｌ ｐ
＠ ＨＷ 、 嘩Ｌ Ｉｆ ＩＬ＃の順に伊給すること
によシ、ラッチ回路３１１〜３１４によ〕保持されてい
るデータを入力順位とは全く逆の順位として送出するこ
とがてきる。但し、この送出・順位選択は、初めに制御
信号缶）（転）によシ初段の記憶機能付マルチプレクサ
モジュール３０１，３０２において行われたうえ、次の
サイクルにおける制御信号（ｊ）（４によシ第２段の記
憶機能付マルチプレクサモジュール３０３によって行わ
れるものとなっている。
従って、制御信号（Ｉｃ）と（ｔ）とは、（ｈ）と（ｊ
）とに対し２倍の周期として１ザイクル遅れて供給され
ねばならない。即ち、第７図のとおり、制御信号（ｈ）
はフレームパルス（ａ） ＦＰの立ち上がりに同期し、
かつ、これの１．／２の周期により やＩ■”と 埠Ｊ
、 ｎとを交互に反復するが、制御信号（ｋ）はフレー
ムパルス（ａ） Ｆ Ｐ の立ち下が９と同期し、かつ
、周期信号（ｈ）の２倍の周期によシ前半全＠ ＨＴｒ
、後半をＪ、Ｉ＋として供給される。このため、初段の
記憶機能付マルチプレクサモジュール３０１ と ３０
２ とは、ラッチ回路３１１〜３１４がデータを保持し
ている４サイクルＴ１〜Ｔ４中の初めのサイクルＴＩに
おいて、出力（ｓ）（ｕ）のデータＢとＤとを、次のサ
イクルＴ２において出力（ｒ）（ｔ）のデータＡとＣと
′ｔ−選択して出力端ラッチ回路３１５，３１６ によ
り保持し、これに続く２サイクルＴ３ 、Ｔ４において
も再びこれを反復し、このデータは、各々第２段の記憶
機能付マルチプレクサモジュール３０３０入力端ラツチ
回路３１７，３１８へ転送されるが、このタイミングは
、初段の配憶機能付マルチプレクサモジュール３０１，
３０２の出力（Ｖ）（→よシも１サイクル遅れるため、
これにタイミングが一致するものとして制御信号（ｊ）
、 （４が供給され、はじめの２サイクルでｔＢラッ
チ路３１８の出力を、次の２サイクルではラッチ回路３
１７ の出力をマルチプレクサ２２２が選択し、出力端
ラッチ回路３１９を介して送出するものとなシ、第２段
の同モジュール３０３かも送出される出力データ（２）
Ｄｏｕｔはり、Ｃ，Ｂ、Ａの順位となって、データの順
位変更とパイプライン動作とが行なわれる。
）とに対し２倍の周期として１ザイクル遅れて供給され
ねばならない。即ち、第７図のとおり、制御信号（ｈ）
はフレームパルス（ａ） ＦＰの立ち上がりに同期し、
かつ、これの１．／２の周期により やＩ■”と 埠Ｊ
、 ｎとを交互に反復するが、制御信号（ｋ）はフレー
ムパルス（ａ） Ｆ Ｐ の立ち下が９と同期し、かつ
、周期信号（ｈ）の２倍の周期によシ前半全＠ ＨＴｒ
、後半をＪ、Ｉ＋として供給される。このため、初段の
記憶機能付マルチプレクサモジュール３０１ と ３０
２ とは、ラッチ回路３１１〜３１４がデータを保持し
ている４サイクルＴ１〜Ｔ４中の初めのサイクルＴＩに
おいて、出力（ｓ）（ｕ）のデータＢとＤとを、次のサ
イクルＴ２において出力（ｒ）（ｔ）のデータＡとＣと
′ｔ−選択して出力端ラッチ回路３１５，３１６ によ
り保持し、これに続く２サイクルＴ３ 、Ｔ４において
も再びこれを反復し、このデータは、各々第２段の記憶
機能付マルチプレクサモジュール３０３０入力端ラツチ
回路３１７，３１８へ転送されるが、このタイミングは
、初段の配憶機能付マルチプレクサモジュール３０１，
３０２の出力（Ｖ）（→よシも１サイクル遅れるため、
これにタイミングが一致するものとして制御信号（ｊ）
、 （４が供給され、はじめの２サイクルでｔＢラッ
チ路３１８の出力を、次の２サイクルではラッチ回路３
１７ の出力をマルチプレクサ２２２が選択し、出力端
ラッチ回路３１９を介して送出するものとなシ、第２段
の同モジュール３０３かも送出される出力データ（２）
Ｄｏｕｔはり、Ｃ，Ｂ、Ａの順位となって、データの順
位変更とパイプライン動作とが行なわれる。
なお、第６図においても、第２図と同様にデータ入力部
の低動作電力化が実現されると共に、第４図および第５
図と同様の構成と低動作電力化も達成できる。
の低動作電力化が実現されると共に、第４図および第５
図と同様の構成と低動作電力化も達成できる。
以上の説明によシ明らかなとおシ本発明によれば、時間
スイッチを構成する記憶素子中の一部のみが動作電力全
消費するものとなシ、構成を大規模化してもその数が増
加しないため、容易に大規模な時間スイッチを集積回路
により実現できると共に、従来は消費電力の増大によシ
ネ可能でめった高速動作が可能となシ、所要チップ面積
の減少によるｌチップ化が容易となる。従って、十分な
高速動作と低消費電力とを有する大規模な構成の時間ス
イッチが実現可能となり、時間スイッチの小屋化及び経
済化上、顕著な効果が得られる。
スイッチを構成する記憶素子中の一部のみが動作電力全
消費するものとなシ、構成を大規模化してもその数が増
加しないため、容易に大規模な時間スイッチを集積回路
により実現できると共に、従来は消費電力の増大によシ
ネ可能でめった高速動作が可能となシ、所要チップ面積
の減少によるｌチップ化が容易となる。従って、十分な
高速動作と低消費電力とを有する大規模な構成の時間ス
イッチが実現可能となり、時間スイッチの小屋化及び経
済化上、顕著な効果が得られる。
第１図は従来例を示すブロック図、第２図以降は本発明
の実施例を示し、第２図は第１の実施例を示すブロック
図、第３図は８２図の動作状況を示すタイミングチャー
ト、第４図は第２の実施例を示すブロック図、第５図は
第３の実施例を示すブロック図、７ −Ｊ −５件喬示
多ブニキ夫臥第６図は第４の実施例を示すブロック図、
第７図は第６図の動作状況を示すタイミングチャートで
ある。 １・・・・走査信号送出回路、２ 、２−１ 。 ２−２ ・・・・記憶回般、３ 、３−１ 、 ３−２
・・−・・記憶機能付マルチプレクサ、４．４−１゜
４−２−・・・制御メモリ、１０〜１３・・嚇・Ｄ’Ｆ
ＦＣ（Ｄ形フリップフロップ回路）、２０〜２３．３０
〜３３，３５，３１１〜３１９ φ・・・ラッチ回路、
３４，３２０〜３２２ ・・・・ マルチプレクサ。 特許出願人 日本電信電話公社 代理人 山川政樹
の実施例を示し、第２図は第１の実施例を示すブロック
図、第３図は８２図の動作状況を示すタイミングチャー
ト、第４図は第２の実施例を示すブロック図、第５図は
第３の実施例を示すブロック図、７ −Ｊ −５件喬示
多ブニキ夫臥第６図は第４の実施例を示すブロック図、
第７図は第６図の動作状況を示すタイミングチャートで
ある。 １・・・・走査信号送出回路、２ 、２−１ 。 ２−２ ・・・・記憶回般、３ 、３−１ 、 ３−２
・・−・・記憶機能付マルチプレクサ、４．４−１゜
４−２−・・・制御メモリ、１０〜１３・・嚇・Ｄ’Ｆ
ＦＣ（Ｄ形フリップフロップ回路）、２０〜２３．３０
〜３３，３５，３１１〜３１９ φ・・・ラッチ回路、
３４，３２０〜３２２ ・・・・ マルチプレクサ。 特許出願人 日本電信電話公社 代理人 山川政樹
Claims (2)
- （１）直列に与えられる入力データを順位に従って記憶
しかつ外部よシ供給される制御情報の指定に従う順位に
よシ記憶内容を送出する第１手段と、該第１手段へ前記
制御情報を供給する第２手段とを有する時間スイッチ回
路において、循環的に縦続接続された複数の記憶素子を
備えタック信号に同期して前記各記憶素子から順次かつ
循環的に走査信号を送出する走査信号送出回路と、該回
路の記憶素子と対応して設けた記憶素子を備え前記走査
信号に応じて該各記憶素子により前記入力データを記憶
する記憶回路と、該回路の各記憶素子による記憶内容を
並列に保持しかつ該保持内容を前記制御情報に従って択
一的に順次選択のうえ送出する記憶機能付マルチプレク
サとを前記第１手段に設けたことを特徴とする時間スイ
ッチ回路。 - （２）配憶素子とマルチプレクサとからなる小規模の記
憶機能付マルチプレクサモジュールを樹枝状力つ複数段
に接続し、各段をパイプライン動作させるものとしたＭ
ｅ憶機能付マルチプレクサを用いたことを’ｔ’？徴と
する特許請求の範囲第１項記載の時間スイッチ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14907983A JPS6041385A (ja) | 1983-08-15 | 1983-08-15 | 時間スイツチ回路 |
| US06/525,566 US4538260A (en) | 1982-08-30 | 1983-08-22 | Electronic time switch |
| FR8313784A FR2532506B1 (fr) | 1982-08-30 | 1983-08-26 | Dispositif electronique de commutation temporelle, notamment pour central telephonique numerique |
| DE19833331043 DE3331043A1 (de) | 1982-08-30 | 1983-08-29 | Elektronischer zeitschalter |
| CA000435637A CA1191211A (en) | 1982-08-30 | 1983-08-30 | Electronic time switch |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14907983A JPS6041385A (ja) | 1983-08-15 | 1983-08-15 | 時間スイツチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6041385A true JPS6041385A (ja) | 1985-03-05 |
| JPH0328880B2 JPH0328880B2 (ja) | 1991-04-22 |
Family
ID=15467229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14907983A Granted JPS6041385A (ja) | 1982-08-30 | 1983-08-15 | 時間スイツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6041385A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5630385A (en) * | 1979-08-21 | 1981-03-26 | Kokusai Denshin Denwa Co Ltd <Kdd> | Time-division channel switch circuit |
| JPS56162536A (en) * | 1980-05-19 | 1981-12-14 | Sony Corp | Sequential switcher |
-
1983
- 1983-08-15 JP JP14907983A patent/JPS6041385A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5630385A (en) * | 1979-08-21 | 1981-03-26 | Kokusai Denshin Denwa Co Ltd <Kdd> | Time-division channel switch circuit |
| JPS56162536A (en) * | 1980-05-19 | 1981-12-14 | Sony Corp | Sequential switcher |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0328880B2 (ja) | 1991-04-22 |
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