JPH0328880B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、デイジタル交換機の通話路装置にお
いて、主要部として用いられる時間スイツチ回路
の改良に関するものである。

〔従来技術〕

周知のとおり、時間スイツチは、デイジタル交
換機の通話路装置に用いられ、入力データの時間
的順位を入れ換えることにより時分割交換を行う
機能を有しており、この種の従来例としては、本
出願人の別途出願による「時間スイツチ回路」
（特願昭57−150310）が挙げられ、第１図に示す
構成となつている。

即ち、入力データDinのＡ，Ｂ，Ｃ，Ｄをシフ
トレジスタ１０００により順次に蓄積したうえ、
これらを記憶機能付きマルチプレクサ２０００中
のラツチ回路２０１０により並列に保持し、制御
メモリ３０００から送出される制御情報に基いて
マルチプレクサ２０２０により保持内容を選択し
た後、ラツチ回路２０３０を介し、出力データ
Doutとして、例えばＣ，Ｄ，Ａ，Ｂの順位によ
り送出するものとなつている。したがつて、入力
データＡ，Ｂ，Ｃ，Ｄは制御情報により任意の順
位として送出されるため、時間的順位の入れ換え
が実現される。

なお、この構成では、シフトレジスタ１０００
の動作速度により交換速度が決定されるため、メ
モリを用いた時間スイツチに比して高速動作が実
現する利点を生ずる。

しかし、シフトレジスタ１０００における入力
データの蓄積動作は、シフトレジスタ１０００の
各段を構成する記憶素子の総てが同時に動作して
なされるため、シフトレジスタ１０００の全段に
おいて動作電力を消費しており、この構成により
多数の入力データを交換する高多重度の時間スイ
ツチを実現すると、多重度に伴つてシフトレジス
タ１０００の規模が増加し、これに応じて動作電
力も増加すると共に、動作速度を高速化するに
は、より一層動作電力を増加させねばならない欠
点を生じている。

即ち、多重度をｎ倍とするには、シフトレジス
タ１０００の規模および動作速度をともにｎ倍と
しなければならず、このときの動作電力はn²倍と
なり、動作に要する消費電力の増加により、かゝ
る構成では、集積回路技術の進歩により集積度が
向上しても、高多重度のスイツチを実現すること
が極めて困難となる欠点を生ずる。

〔発明の概要〕

本発明は、従来のかゝる欠点を根本的に排除す
る目的を有し、従来のデータ蓄積用シフトレジス
タの代わりに循環形シフトレジスタ等の走査信号
送出回路及び複数個の記憶素子による記憶回路を
用い、走査信号送出回路から送出される走査信号
により指定された記憶素子のみによりデータを順
次に記憶するものとし、データの記憶時に状態の
反転する記憶素子数を削減して動作電力の低減を
達成した極めて効果的な、時間スイツチ回路を提
供するものである。

〔実施例〕

以下、実施例を示す第２図以降により本発明の
詳細を説明する。

第２図は第１の実施例を示すブロツク図であ
り、この例では４多重の時間スイツチを示してい
るが、任意の多重度の時間スイツチに対しても本
発明が適用できることは言うまでもない。

同図において、１は走査信号送出回路として用
いる循環形シフトレジスタであり、複数のマスタ
ースレーブ式Ｄ形フリツプフロツプ回路（以下、
DFFC）１０〜１３を循環的に縦続接続してあ
る。即ち、DFFC１０の出力ＱはDFFC１１の入
力DIへ接続され、以下、同様となつているうえ、
DFFC１３の出力ＱはDFFC１０の入力DIへ接続
されており、各DFFCの出力Ｑは走査信号として
順次かつ循環的に送出される。２は、DFFC１０
〜１３からの走査信号が各々のクロツク入力Ｃへ
供給されるラツチ回路２０〜２３からなる記憶回
路、３は記憶機能付マルチプレクサ、４は制御メ
モリであり、記憶機能付マルチプレクサ３はラツ
チ回路２０〜２３により保持されたデータをフレ
ームパルスFPにより指定されたタイミングに応
じて保持するラツチ回路３０〜３３と、ラツチ回
路３０〜３３の保持データを択一的にかつ順次
に、制御メモリ４からの制御情報に従つて選択の
うえ送出するマルチプレクサ３４と、マルチプレ
クサ３４の出力を保持するラツチ回路３５とから
なつている。

第３図は、第２図の動作状況を示すタイミング
チヤートであり、初期状態として走査信号送出回
路１におけるDFFC１０の出力ａを“Ｈ”（高レ
ベル）、DFFC１１〜１３の出力ｅ〜ｇを“Ｌ”
（低レベル）にセツトする。なお、これは、図上
省略した周知のプリセツト、プリクリアの機能に
より容易に実現できる。また、これらのDFFC１
０〜１３は、クロツク信号ｂが“Ｌ”のときにデ
ータ入力DIの状態がマスターへ取込まれると共
にスレーブによる保持が行われ、“Ｈ”のときに
同様の状態がマスターにより保持されると共にス
レーブによる取込みが行われるものとなつてお
り、DFFC１０〜１３の出力ｄ〜ｇはクロツク信
号ｂの立ち上がりに応じて変化する。

こゝにおいて、時分割多重化された入力データ
ｃ、Ａ，Ｂ，Ｃ，Ｄがこの順位により直列に与え
られ、第１フレームＦ１ではＡ１，Ｂ１，Ｃ１，
Ｄ１、第２フレームＦ２ではＡ２，Ｂ２，Ｃ２，
Ｄ２、第３フレームＦ３ではＡ３，Ｂ３，Ｃ３，
Ｄ３、として与えられるものとすれば、一方、走
査信号送出回路１は、第１サイクルＴ１における
走査信号ｄ〜ｇの初期値“Ｈ”“Ｌ”“Ｌ”“Ｌ”
をクロツク信号ｂと同期のうえ順次シフトするた
め、走査信号ｄ〜ｇは、第２サイクルＴ２では
“Ｌ”“Ｈ”“Ｌ”“Ｌ”、第３サイクルＴ３では
“Ｌ”“Ｌ”“Ｈ”“Ｌ”、第４サイクルＴ４では
“Ｌ”“Ｌ”“Ｌ”“Ｈ”となり、更に、第２フレー
ムＦ２の第１サイクルＴ１において初期値に戻
り、これを４サイクル毎に反復する。従つて、第
１フレームＦ１では、記憶回路２が第１サイクル
Ｔ１においてラツチ回路２０のみによりデータＡ
１を受取り、第１サイクルＴ２ではラツチ回路２
１のみによりデータＢ１を受取り、第３サイクル
Ｔ３ではラツチ回路２２のみによりデータＣ１を
受取り、第４サイクルＴ４ではラツチ回路２３の
みによりデータＤ１を受取り、各々が１サイクル
経過の後に走査信号が“Ｌ”になると各々の入力
データを保持し、以降４サイクル毎にこれを反復
する。

従つて、ラツチ回路２０はデータＡを、ラツチ
回路２１はデータＢを、ラツチ回路２２はデータ
Ｃを、ラツチ回路２３はデータＤを、４サイクル
毎に取込みのうえ保持し、これによつて入力デー
タｃの記憶がなされ、出力ｍ，ｎ，ｐ，ｑが生ず
る。

一方、フレームパルスaFPに応動するラツチ回
路３０〜３３は、前述のとおりラツチ回路２０〜
２３により保持された保持データを取込み、１フ
レームの期間保持して出力ｒ〜ｕを生じ、これを
反復するものとなつており、制御メモリ４から送
出される制御情報ｈ，ｊ，ｋ，ｌを各フレームの
第１サイクルＴ１では“Ｌ”“Ｌ”“Ｌ”“Ｈ”、第
２サイクルＴ２では“Ｌ”“Ｌ”“Ｈ”“Ｌ”、第３
サイクルＴ３では“Ｌ”“Ｈ”“Ｌ”“Ｌ”、第４サ
イクルＴ４では“Ｈ”“Ｌ”“Ｌ”“Ｌ”と仮定す
れば、この信号によりマルチプレクサ３４は、入
力０３，０２，０１，００を順次に選択しデータ
Ｄ，Ｃ，Ｂ，Ａを順次にラツチ回路３５を介して
送出する。

こゝにおいて、従来のデータ入力用シフトレジ
スタと第２図の走査信号送出回路１及び記憶回路
２とにより消費される最大動作電力を比較する
と、第３図の各サイクルＴ１〜Ｔ４において状態
の変化する記憶素子は、走査信号送出回路１にお
いて２個、記憶回路２においては１個であり、従
来の構成では４個であるのに対し、動作電力が3/
４に減少している。

従つて、第２図を基本として任意の多重度を有
する時間スイツチを構成しても、サイクル中に動
作電力を消費する記憶素子は走査信号送出回路１
において２個、記憶回路２において１個であり、
ｎ多重のスイツチでは、消費動作電力が従来の
３／ｎに減少し、大規模化するほど低電力化の効
果が大となる。

なお、第２図では各一つの記憶回路２と記憶機
能付マルチプレクサ３とを用いた例を示している
が、各複数の記憶回路２と記憶機能付マルチプレ
クサ３とにより構成してもよい。

第４図は第２の実施例を示すブロツク図であ
り、記憶回路２−１，２−２と、記憶機能付マル
チプレクサ３−１，３−２と、走査信号送出回路
１、及び制御メモリ４とにより構成されており、
記憶回路３−１，３−２は２回路とも共通の走査
信号送出回路１と、共通の制御メモリ４とにより
第２図と同様の制御を受け、１データ当たり２ビ
ツトを並列に交換することができるものとなつて
いる。

第５図は第３の実施例を示すブロツク図であ
り、記憶回路２−１，２−２と、記憶機能付マル
チプレクサ３−１，３−２とを走査信号送出回路
１、及び２個の制御メモリ４−１，４−２により
制御しており、この場合は、第２図と同等の機能
を有する二つの時間スイツチを共通の走査信号送
出回路１を用いて実現している。

こゝにおいて、複数の記憶素子群により記憶回
路２−１，２−２等を構成した場合、データ入力
部において消費される最大動作電力を考察すると
一般にｎ多重を前提とし、ｍ群の記憶素子群から
なる記憶回路により構成した時間スイツチは、ｍ
×ｎ個の記憶素子とｎ段の循環形シフトレジスタ
とにより構成されるが、動作電力を消費する記憶
素子の数は第４図および第５図の構成によればｍ
＋２であり、従来のｍ×ｎよりもはるかに減少す
ることが明らかとなる。

なお、走査信号送出回路１には、１段を４素子
により構成したMOS技術による周知の回路や
CCD等の利用も考えられ、以上の実施例はあく
までも一例を示すものにすぎない。

以上のとおり、任意の多重度を有する時間スイ
ツチに対しても本発明は適用自在であるうえ、従
来に比して大幅に消費電力が削減されるものとな
るが、これは、第２図の構成を大規模化した場
合、マルチプレクサの大規模化に伴う動作速度の
低下を回避する目的上、上述の（特願昭57−
150310）に記載されているとおり、小規模な記憶
機能付マルチプレクサモジユールを樹枝状かつ多
段に縦続接続し、パイプライン動作により高速化
を達成する構成としても同様である。

第６図は第４の実施例を示すブロツク図であ
り、走査信号送出回路１、記憶回路２、制御メモ
リ４等は第２図と同一のものであるが、記憶機能
付マルチプレクサ３は、２入力マルチプレクサの
入出力端にラツチ回路を付加した記憶機能付マル
チプレクサモジユール３０１，３０２，３０３を
樹枝状かつ２段に縦続接続のうえ構成されてお
り、初段の記憶機能付マルチプレクサモジユール
３０１及び３０２の入力端ラツチ回路３１１〜３
１４にはフレームパルスaFPが与えられ、同モジ
ユール３０１及び３０２の出力端ラツチ回路３１
５，３１６にはクロツク信号bCLKに対し逆相の
クロツク信号が与えられ、第２段の同モジ
ユール３０３の入力端ラツチ回路３１７，３１８
にはクロツク信号bCLKが与えられ、同モジユー
ル３０３の出力端ラツチ回路３１９には逆相のク
ロツク信号が与えられており、各々がこれ
らにより駆動されるものとなつている。

第７図は、第６図の動作状況を示すタイミング
チヤートであり、第３図と同様に入力データｃが
Ａ１，Ｂ１，Ｃ１，Ｄ１〜Ａ３，Ｂ３，Ｃ３，Ｄ
３として与えられ、走査信号送出回路１も第３図
と同様の走査信号ｄ〜ｇを送出するものとすれ
ば、この走査信号ｄ〜ｇに応じて記憶回路２のラ
ツチ回路２０〜２３によりデータの取込みおよび
保持が行われる。即ち、各フレームＦ１〜Ｆ３の
第１サイクルＴ１においてはラツチ回路２０によ
りデータＡが取り込まれ、第２サイクルＴ２にお
いてはラツチ回路２１によりデータＢが取り込ま
れ、第３サイクルＴ３においてはラツチ回路２２
によりデータＣが取り込まれ、第４サイクルＴ４
においてはラツチ回路２３にデータＤが取り込ま
れたうえ、これらが保持され、出力ｍ，ｎ，ｐ，
ｑを生じ、これらは、フレームの区切を示すため
に４サイクル毎に発生するフレームパルスaFPに
応じ、各々が同時に、初段の記憶機能付マルチプ
レクサモジユール３０１，３０２の入力端ラツチ
回路３１１〜３１４へ転送され、これらが出力ｒ
〜ｕを生ずるものとなり、入力データｃの取込み
が毎フレーム毎に反複して行われる。

一方、初段のマルチプレクサ３２０，３２１の
動作は制御メモリ４から送出される制御信号ｈに
応じて実行され、ｈが「Ｌ」の時にｒ，ｔを、
「Ｈ」の時にｓ，ｕを選択して出力する。

また、次段のマルチプレクサ２２２の動作は制
御メモリ４から送出される制御信号ｋに応じて実
行され、ｋが「Ｌ」の時にｖを、「Ｈ」の時にｗ
を選択して送出する。

なお、制御信号ｊ，ｌとは各々制御信号ｈとｋ
との反転信号であり、例えば、ｋ，ｈを“Ｈ”
“Ｈ”，“Ｈ”“Ｌ”，“Ｌ”“Ｈ”，“Ｌ”“Ｌ”の
順に
供給することにより、ラツチ回路３１１〜３１４
により保持されているデータを入力順位とは全く
逆の順位として送出することができる。但し、こ
の送出順位選択は、初めに制御信号ｈ，ｊにより
初段の記憶機能付マルチプレクサモジユール３０
１，３０２において行われたうえ、次のサイクル
における制御信号ｋ，ｌにより第２段の記憶機能
付マルチプレクサモジユール３０３によつて行わ
れるものとなつている。

従つて、制御信号ｋとｌとは、ｈ，ｊとに対し
て１サイクル遅れて供給されねばならない。即
ち、第７図のとおり、制御信号ｈはフレームパル
スaFPの立ち上がりに同期し、かつ、これの1/2
の周期により“Ｈ”と“Ｌ”とを交互に反復する
が、制御信号ｋはフレームパルスaFPの立ち下が
りと同期し、かつ、周期信号ｈの２倍の周期によ
り前半を“Ｈ”、後半を“Ｌ”として供給される。
このため、初段の記憶機能付マルチプレクサモジ
ユール３０１と３０２とは、ラツチ回路３１１〜
３１４がデータを保持している４サイクルＴ１〜
Ｔ４中のサイクルＴ１，Ｔ３において出力ｓ，ｕ
のデータＢとＤとを、サイクルＴ２，Ｔ４におい
て出力ｒ，ｔのデータＡとＣとを選択して出力端
ラツチ回路３１５，３１６により保持し、このデ
ータは、各々第２段の記憶機能付マルチプレクサ
モジユール３０３の入力端ラツチ回路３１７，３
１８へ転送されるが、このタイミングは、初段の
記憶機能付マルチプレクサモジユール３０１，３
０２の出力ｖ，ｗよりも１サイクル遅れるため、
これにタイミングが一致するものとして制御信号
ｋ，ｌが供給され、はじめの２サイクルではラツ
チ回路３１８の出力を、次の２サイクルではラツ
チ回路３１７の出力をマルチプレクサ２２２が選
択し、出力端ラツチ回路３１９を介して送出する
ものとなり、第２段の同モジユール３０３から送
出される出力データxDoutはＤ，Ｃ，Ｂ，Ａの順
位となつて、データの順位変更とパイプライン動
作とが行なわれる。

なお、第６図においても、第２図と同様にデー
タ入力部の低動作電力化が実現されると共に、第
４図および第５図と同様の構成と低動作電力化も
達成できる。

〔発明の効果〕

以上の説明により明らかなとおり本発明によれ
ば、時間スイツチを構成する記憶素子中の一部の
みが動作電力を消費するものとなり、構成を大規
模化してもその数が増加しないため、容易に大規
模な時間スイツチを集積回路により実現できると
共に、従来は消費電力の増大により不可能であつ
た高速動作が可能となり、所要チツプ面積の減少
による１チツプ化が容易となる。従つて、十分な
高速動作と低消費電力とを有する大規模な構成の
時間スイツチが実現可能となり、時間スイツチの
小型化及び経済化上、顕著な効果が得られる。

【図面の簡単な説明】

第１図は従来例を示すブロツク図、第２図以降
は本発明の実施例を示し、第２図は第１の実施例
を示すブロツク図、第３図は第２図の動作状況を
示すタイミングチヤート、第４図は第２の実施例
を示すブロツク図、第５図は第３の実施例を示す
ブロツク図、第６図は第４の実施例を示すブロツ
ク図、第７図は第６図の動作状況を示すタイミン
グチヤートである。 １……走査信号送出回路、２，２−１，２−２
……記憶回般、３，３−１，３−２……記憶機能
付マルチプレクサ、４，４−１，４−２……制御
メモリ、１０〜１３……DFFC（Ｄ形フリツプフ
ロツプ回路）、２０〜２３，３０〜３３，３５，
３１１〜３１９……ラツチ回路、３４，３２０〜
３２２……マルチプレクサ。

Claims (1)

【特許請求の範囲】
1. １ 直列に与えられる入力データを順位に従つて
   記憶しかつ外部より供給される制御情報の指定に
   従う順位により記憶内容を送出する第１手段と、
   該第１手段へ前記制御情報を供給する第２手段と
   を有する時間スイツチ回路において、循環的に縦
   続接続された複数の記憶素子を備えクロツク信号
   に同期して前記各記憶素子から順次かつ循環的に
   走査信号を送出する走査信号送出回路と、該回路
   の記憶素子と対応して設けた記憶素子を備え前記
   走査信号に応じて該各記憶素子により前記入力デ
   ータを記憶する記憶回路と、該回路の各記憶素子
   による記憶内容を並列に保持しかつ該保持内容を
   前記制御情報に従つて択一的に順次選択のうえ送
   出する記憶機能付マルチプレクサとを前記第１手
   段に設け、該記憶機能付マルチプレクサは記憶素
   子とマルチプレクサとからなる小規模の記憶機能
   付マルチプレクサモジユールを樹枝状かつ複数段
   に接続し、各段は前記クロツクに応じて記憶され
   たデータを選択し次段に転送することによりパイ
   プライン動作させるものとしたことを特徴とする
   時間スイツチ回路。