JPS6041387B2 - ダイレクトメモリアクセス制御回路 - Google Patents
ダイレクトメモリアクセス制御回路Info
- Publication number
- JPS6041387B2 JPS6041387B2 JP19440881A JP19440881A JPS6041387B2 JP S6041387 B2 JPS6041387 B2 JP S6041387B2 JP 19440881 A JP19440881 A JP 19440881A JP 19440881 A JP19440881 A JP 19440881A JP S6041387 B2 JPS6041387 B2 JP S6041387B2
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- JP
- Japan
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- dma
- ram
- transfer
- direct memory
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
（適用分野）
本発明は、ダイレクトメモリアクセス（以下ＤＭＡと略
す）制御方法によりデータ転送を行なうチャネル制御部
において、ミニコンピュータシステムで必要となるチャ
ネルの機能を現在安価に、且つ大量に使用されているＤ
ＭＡ制御用のＬＳＩとＭＳＩの組合せにより構成するダ
イレクトメモリアクセス制御回路（以下ＤＭＡ制御回路
と略す）に関する。
す）制御方法によりデータ転送を行なうチャネル制御部
において、ミニコンピュータシステムで必要となるチャ
ネルの機能を現在安価に、且つ大量に使用されているＤ
ＭＡ制御用のＬＳＩとＭＳＩの組合せにより構成するダ
イレクトメモリアクセス制御回路（以下ＤＭＡ制御回路
と略す）に関する。
（背景技術）
ミニコンピユータシステムで１／０とメインメモリの間
でデータ転送を行なうＤＭＡ方式のチャネル制御部では
、データ転送の高速化を実現するために、従来は高速で
動作可能なＭＳＩ等で構成されていた。
でデータ転送を行なうＤＭＡ方式のチャネル制御部では
、データ転送の高速化を実現するために、従来は高速で
動作可能なＭＳＩ等で構成されていた。
従ってチャネル制御部の部品数が多くなり、限られたス
ペースに多くのチャネルを収容することが困難であった
。一方、最近では１／０の処理速度が向上し、ＯＭＡ転
送でなければ１／○の機能が十分発揮できない場合が多
くなっており、それに伴ってＤＭＡチャネルも多チャネ
ル化が要求されてきている。さらに現在のミニコンピュ
ータより上位のシステムでは、プログラムの保護を行な
うためのメモＩＪプロテクト機能及び安価なダイナミッ
クメモリの出現によるメモリ容量の増加など、ＤＭＡチ
ャネルに要求される機能も増えているので、従来と同じ
方式で複数のＤＭＡチャネル例えばＤＭＡ８チャネルを
サポートしようとするとチャネル制御部が肥大化する欠
点があつた。最近では、マスタ・スライスＬＳＩの出現
により専用のＬＳＩが簡単に開発、入手可能であるが、
これらのＬＳＩは一般にコスト高であり、又チャネルの
機能変更に対しても容易に対応できない欠点がある。
ペースに多くのチャネルを収容することが困難であった
。一方、最近では１／０の処理速度が向上し、ＯＭＡ転
送でなければ１／○の機能が十分発揮できない場合が多
くなっており、それに伴ってＤＭＡチャネルも多チャネ
ル化が要求されてきている。さらに現在のミニコンピュ
ータより上位のシステムでは、プログラムの保護を行な
うためのメモＩＪプロテクト機能及び安価なダイナミッ
クメモリの出現によるメモリ容量の増加など、ＤＭＡチ
ャネルに要求される機能も増えているので、従来と同じ
方式で複数のＤＭＡチャネル例えばＤＭＡ８チャネルを
サポートしようとするとチャネル制御部が肥大化する欠
点があつた。最近では、マスタ・スライスＬＳＩの出現
により専用のＬＳＩが簡単に開発、入手可能であるが、
これらのＬＳＩは一般にコスト高であり、又チャネルの
機能変更に対しても容易に対応できない欠点がある。
（発明の課題）
本発明の目的は前記欠点を除去するもので、チャネルに
必要な情報を記憶するためのＲＡＭとメモリアドレスを
計数するための加算器とＤＭＡコントロール用は１との
組合せにより、複数のチャネルについて共通に動作する
回路（以下、共通回路と略す）を構成し、ＤＭＡの多チ
ャネル化及びメモリ空間の拡張に対して容易に対応可能
としたものである。
必要な情報を記憶するためのＲＡＭとメモリアドレスを
計数するための加算器とＤＭＡコントロール用は１との
組合せにより、複数のチャネルについて共通に動作する
回路（以下、共通回路と略す）を構成し、ＤＭＡの多チ
ャネル化及びメモリ空間の拡張に対して容易に対応可能
としたものである。
（実施例）
第１図により、本発明の実施例を説明する。
第１図において、１，２，３はランダム・アクセスメモ
リで、１は拡張アドレスの記憶、２はチャネルステイタ
スの記憶、３はプロテクションキーの記憶に使用される
。ここで本発明の中の拡張アドレスとは後述のＤＭＡＣ
６にセットすることができるアドレス領域を越えたアド
レスを意味する。すなわち、ＤＭＡＣ６のアドレス空間
が２１５までとすれば、２１６以上のアドレスは拡張ア
ドレスとしてＲＡＭＩに記憶される。４及び５はれ瓜Ｅ
→ＩＬＩＮＥの切替ゲートで、入力端子３がＬＯＷレベ
ルの時上段（１側）を選択、ＨＩＧＨレベルの時下段（
２側）を選択する。
リで、１は拡張アドレスの記憶、２はチャネルステイタ
スの記憶、３はプロテクションキーの記憶に使用される
。ここで本発明の中の拡張アドレスとは後述のＤＭＡＣ
６にセットすることができるアドレス領域を越えたアド
レスを意味する。すなわち、ＤＭＡＣ６のアドレス空間
が２１５までとすれば、２１６以上のアドレスは拡張ア
ドレスとしてＲＡＭＩに記憶される。４及び５はれ瓜Ｅ
→ＩＬＩＮＥの切替ゲートで、入力端子３がＬＯＷレベ
ルの時上段（１側）を選択、ＨＩＧＨレベルの時下段（
２側）を選択する。
６は複数のチャネルについて独立したメモリアドレス、
データ数のカウンタ、ＤＭＡ優先順位の判定回路及び認
識信号の送出回路を有する汎用のＤＭＡコントロール用
ＬＳＩであり、通常はＤＭＡチャネル程度を内蔵したも
のである。
データ数のカウンタ、ＤＭＡ優先順位の判定回路及び認
識信号の送出回路を有する汎用のＤＭＡコントロール用
ＬＳＩであり、通常はＤＭＡチャネル程度を内蔵したも
のである。
８は加算器、９は加算結果を一時記憶するためのバッフ
ァレジスタである。
ァレジスタである。
７はエンコーダであり、その時動作しているＤＭＡＡＣ
Ｋ信号を受けて２進数に変換し、これをＲＡＭＩ〜３の
アドレスラインに入力するためのものである。
Ｋ信号を受けて２進数に変換し、これをＲＡＭＩ〜３の
アドレスラインに入力するためのものである。
１川まメモリアドレスの下位側が全て“１”になった時
に“１”を出力するゲートで、拡張アドレスを歩進（十
１）するのに使用する。
に“１”を出力するゲートで、拡張アドレスを歩進（十
１）するのに使用する。
なお、第１図において本発明の説明に必要でない信号線
、例えばＲＡＭのＩＪ−ド／ライト線、メモリバスのリ
ード／ライト線などは省略してある。
、例えばＲＡＭのＩＪ−ド／ライト線、メモリバスのリ
ード／ライト線などは省略してある。
以下第１図の構成において動作を説明する。
ＤＭＡ転送を開始する場合は、チャネルを起動する前に
ＣＰＵより下記手順により各レジスタに対して初期設定
を行なうＤＭＡＣ６には、データ転送を開始するチャネ
ルに対してメモリアドレスの下位側及びデータ転送数を
セットする。
ＣＰＵより下記手順により各レジスタに対して初期設定
を行なうＤＭＡＣ６には、データ転送を開始するチャネ
ルに対してメモリアドレスの下位側及びデータ転送数を
セットする。
続いてＲＡＭ１，ＲＡＭ３にも初期設定を行なうが、こ
の時のＲＡＭのアドレスは、切換ゲートＥＸＧ５の３入
力端子がまだＤＭＡサイクルになつていないのでＬＯＷ
レベルのため、ＣＰＵのアドレスバスを選択した状態に
なっている。そこで、ＣＰＵより使用するＤＭＡチャネ
ルに対応したアドレスを送出してＲＡＭ３にはメモリの
保護キーをセットし、ＲＡＭＩには次の手順により拡張
アドレスをセットする。すなわち、ＲＡＭＩの入力線に
はＥＸＧゲート４があり、ＣＰＵより拡張アドレスをセ
ットする場合は、ＤＭＡＢＵＳＹ信号はオフ状態（ＨＩ
ＧＨレベル）となっているので、ＲＡＭＩの入力線にＣ
ＰＵのデータバスが選択され、拡張アドレスがセットさ
れる。以上の初期設定を行なった後、ＤＭＡＣ６の中の
動作ごせたし、チャネルを動作可能状態とし、１／０か
らのデータ転送要求であるＤＲＱ信号（ＤＭＡＲＥＱＵ
ＥＳＴ）待ちの状態となる。ＤＭＡＣ６は１／０からの
ＤＲＱ信号を受信するメモリバスを専有し、１／０に対
してチャネルがＤＲＱを受付けたことを示す認識信号で
あるＤＡＣＫ（ＤＭＡＡＣＫＮＯＷＬＥＤＧＥ）信号を
返送し、メモリに対してはメモリアドレスの下位側を送
出してＤＭＡ転送サイクルに入る。この時ェンコーダＥ
ＮＣ７には、現在選択されているＤＡＮＫ信号が入力さ
れているので、それに対応した２進数がＥＸＧ５の２側
に送出される。ＥＸ０５の出力は、ＤＭＡ転送中はＤＭ
ＡＢＵＳＹ信号が“１”になるので、ＥＸＧの３入力が
ＨＩＧＨレベルとなって２側が選択されることになり、
ＥＮＣ７の出力信号がＲＡＭＩ〜３のアドレスとして送
出される。従ってＤＭＡサイクル中のＲＡＭ出力は、予
め初期設定された拡張アドレス及びプロテクションキー
が選択され、メモリバスに送出されてＤＭＡの１サイク
ルが実行されることになる。拡張アドレスについては、
ＤＭＡＣ６により送出される下位側のアドレスが全て“
１”になった時に歩進（十１）する必要があるので、Ｇ
ＡＴＥＩＯでこの状態を検出し、加算器８に“１”信号
を送出する。加算器８は、ＧＡＴＥＩ Ｏからの信号が
ＬＯＷの時は（拡張アドレス）十０を行ない、ＧＡＴＥ
Ｉ Ｏからの信号がＨＩＧＨの時は（拡張アドレス）十
１を行なって、バッファレジスタＢＵＦ９に送出する。
ＢＵＦ９の出力は、ＥＸＯゲートの１側に接続されてお
り、ＤＭ鶴伝送中はＥＸＧ４の３入力はＬＯＷレベルに
なっているので、ＲＡＭＩにはアドレスの加算された結
果が入力されることになり、現在のＤＭＡサイクルが終
了する前にチャネル制御部で再びＲＡＭＩに拡張アドレ
スを書込むことにより、メモリアドレスが更新される。
第１図でＲＡＭ２はメモリのバリテイエラ、プロテクシ
ヨンエラーなどのＤＭＡ転送に伴なう情報を記憶するた
めのもので、システムによっては必ずしも必要ではない
が、本例のような応用も可能である。以上説明したシー
ケンスによりＤＭＡ転送が実行されるが、ＲＮＭＩ〜３
はアドレスラインが共通になっているので、入出力線の
数が多いＲＡＭを選択して、例えばＲＡＭ１とＲＡＭ３
を１つのＲＡＭで置き換えることにより、さらに部品の
数を減少させることも可能である。
の時のＲＡＭのアドレスは、切換ゲートＥＸＧ５の３入
力端子がまだＤＭＡサイクルになつていないのでＬＯＷ
レベルのため、ＣＰＵのアドレスバスを選択した状態に
なっている。そこで、ＣＰＵより使用するＤＭＡチャネ
ルに対応したアドレスを送出してＲＡＭ３にはメモリの
保護キーをセットし、ＲＡＭＩには次の手順により拡張
アドレスをセットする。すなわち、ＲＡＭＩの入力線に
はＥＸＧゲート４があり、ＣＰＵより拡張アドレスをセ
ットする場合は、ＤＭＡＢＵＳＹ信号はオフ状態（ＨＩ
ＧＨレベル）となっているので、ＲＡＭＩの入力線にＣ
ＰＵのデータバスが選択され、拡張アドレスがセットさ
れる。以上の初期設定を行なった後、ＤＭＡＣ６の中の
動作ごせたし、チャネルを動作可能状態とし、１／０か
らのデータ転送要求であるＤＲＱ信号（ＤＭＡＲＥＱＵ
ＥＳＴ）待ちの状態となる。ＤＭＡＣ６は１／０からの
ＤＲＱ信号を受信するメモリバスを専有し、１／０に対
してチャネルがＤＲＱを受付けたことを示す認識信号で
あるＤＡＣＫ（ＤＭＡＡＣＫＮＯＷＬＥＤＧＥ）信号を
返送し、メモリに対してはメモリアドレスの下位側を送
出してＤＭＡ転送サイクルに入る。この時ェンコーダＥ
ＮＣ７には、現在選択されているＤＡＮＫ信号が入力さ
れているので、それに対応した２進数がＥＸＧ５の２側
に送出される。ＥＸ０５の出力は、ＤＭＡ転送中はＤＭ
ＡＢＵＳＹ信号が“１”になるので、ＥＸＧの３入力が
ＨＩＧＨレベルとなって２側が選択されることになり、
ＥＮＣ７の出力信号がＲＡＭＩ〜３のアドレスとして送
出される。従ってＤＭＡサイクル中のＲＡＭ出力は、予
め初期設定された拡張アドレス及びプロテクションキー
が選択され、メモリバスに送出されてＤＭＡの１サイク
ルが実行されることになる。拡張アドレスについては、
ＤＭＡＣ６により送出される下位側のアドレスが全て“
１”になった時に歩進（十１）する必要があるので、Ｇ
ＡＴＥＩＯでこの状態を検出し、加算器８に“１”信号
を送出する。加算器８は、ＧＡＴＥＩ Ｏからの信号が
ＬＯＷの時は（拡張アドレス）十０を行ない、ＧＡＴＥ
Ｉ Ｏからの信号がＨＩＧＨの時は（拡張アドレス）十
１を行なって、バッファレジスタＢＵＦ９に送出する。
ＢＵＦ９の出力は、ＥＸＯゲートの１側に接続されてお
り、ＤＭ鶴伝送中はＥＸＧ４の３入力はＬＯＷレベルに
なっているので、ＲＡＭＩにはアドレスの加算された結
果が入力されることになり、現在のＤＭＡサイクルが終
了する前にチャネル制御部で再びＲＡＭＩに拡張アドレ
スを書込むことにより、メモリアドレスが更新される。
第１図でＲＡＭ２はメモリのバリテイエラ、プロテクシ
ヨンエラーなどのＤＭＡ転送に伴なう情報を記憶するた
めのもので、システムによっては必ずしも必要ではない
が、本例のような応用も可能である。以上説明したシー
ケンスによりＤＭＡ転送が実行されるが、ＲＮＭＩ〜３
はアドレスラインが共通になっているので、入出力線の
数が多いＲＡＭを選択して、例えばＲＡＭ１とＲＡＭ３
を１つのＲＡＭで置き換えることにより、さらに部品の
数を減少させることも可能である。
第１図ではＤＭＡチャネル数は４つの場合について説明
したが、ＤＭＡＣ６の数を増加して、チャネル数を例え
ば８〜１６チャネルにしても、チャネル数がＲＡＭのア
ドレス領域を越えない限り対応可能であり、ＤＭＡ８チ
ャネルについてサポートした実施例を第２図に示す。
したが、ＤＭＡＣ６の数を増加して、チャネル数を例え
ば８〜１６チャネルにしても、チャネル数がＲＡＭのア
ドレス領域を越えない限り対応可能であり、ＤＭＡ８チ
ャネルについてサポートした実施例を第２図に示す。
第２図は第１の実施例に対して、ＤＭＡＣＩ Ｉを追加
し、ＤＭＡの認識線であるＤＡＣＫ信号をェンコーダＥ
ＮＣ７の入力に追加したものであり、動作は第１図のも
のと全く同じである。
し、ＤＭＡの認識線であるＤＡＣＫ信号をェンコーダＥ
ＮＣ７の入力に追加したものであり、動作は第１図のも
のと全く同じである。
第２図の如く、本発明ではチャネル数を増加する場合は
、例えばＲＡＭのアドレス線及びェンコーダの出力とし
て４ビット分を確保しておけば、２４ ＝１６で１６チ
ャネルまでについては、共通回路を何ら変更することな
く対応可能となることが特徴である。
、例えばＲＡＭのアドレス線及びェンコーダの出力とし
て４ビット分を確保しておけば、２４ ＝１６で１６チ
ャネルまでについては、共通回路を何ら変更することな
く対応可能となることが特徴である。
又、アドレス空間の拡張に対しても、予めＲＡＭＩの入
出力線に予備を準備しておくことにより、全てのＤＭＡ
チャネルに対して容易に拡張可能である。（発明の効果
） 本回路方式では、ＤＭＡＣ６周辺の回路が複数のチャネ
ルに対する共通回路になっているので、部品数が少ない
簡単な回路で多チャネルのサポートが可能となり、コス
ト低減とともに信頼性が向上する利点がある。
出力線に予備を準備しておくことにより、全てのＤＭＡ
チャネルに対して容易に拡張可能である。（発明の効果
） 本回路方式では、ＤＭＡＣ６周辺の回路が複数のチャネ
ルに対する共通回路になっているので、部品数が少ない
簡単な回路で多チャネルのサポートが可能となり、コス
ト低減とともに信頼性が向上する利点がある。
又本方式では１つのチャネルについて動作が確認できれ
ば、ＤＭＡＣ周辺が共通回路になっているので他のチャ
ネルもほとんど動作可能であり、調整時間を短縮できる
効果もある。
ば、ＤＭＡＣ周辺が共通回路になっているので他のチャ
ネルもほとんど動作可能であり、調整時間を短縮できる
効果もある。
第１図は本発明による装置の１実施例の構成図、第２図
は本発明による装置の別の実施例の構成例である。 １，２，３……ランダムアクセスメモリ、４，５・・・
・・・４１ＮＥ→ＩＬ川Ｅ切換ゲート、６・・・・・・
ＤＭＡコントロール用ＬＳＩ、７……エンコーダ、８・
・・・・・加算器、９……バッファレジスタ、１０・・
・・・・ゲ−トぐ１”検出用のゲート）、１１・・・・
・・ＤＭＡコントロール用は１（第２図のみ）。 第１図 第２図
は本発明による装置の別の実施例の構成例である。 １，２，３……ランダムアクセスメモリ、４，５・・・
・・・４１ＮＥ→ＩＬ川Ｅ切換ゲート、６・・・・・・
ＤＭＡコントロール用ＬＳＩ、７……エンコーダ、８・
・・・・・加算器、９……バッファレジスタ、１０・・
・・・・ゲ−トぐ１”検出用のゲート）、１１・・・・
・・ＤＭＡコントロール用は１（第２図のみ）。 第１図 第２図
Claims (1)
- １ 複数のＤＭＡチヤネルを有するダイレクトメモリア
クセスコントローラ（ＤＭＡＣ）の制御によりメインメ
モリと複数の入出力装置（Ｉ／Ｏ）との間でデータ転送
を行なうダイレクトメモリアクセス制御回路において、
前記ＤＭＡＣの転送アドレスの拡張アドレスである上位
アドレスを各チヤネル毎に与えるランダムアクセスメモ
リ（ＲＡＭ）と、初期設定時に中央処理装置（ＣＰＵ）
から供給される前記ＲＡＭのアドレスを選択し、ＤＭＡ
転送中のときにこのときのＤＭＡチヤネル番号に対応す
る前記ＲＡＭのアドレスを選択して前記ＲＡＭに供給す
る第１の切換えゲートと、ＤＭＡ転送中のときに前記Ｄ
ＭＡＣの転送アドレスの下位アドレスの桁上りにより拡
張アドレスを１だけ加算し前記ＲＡＭに格納する手段と
、初期設定時に前記ＣＰＵからのデータを選択し、ＤＭ
Ａ転送中のときには前記手段からの出力を選択して前記
ＲＡＭに供給する第２の切換ゲートとを有し、前記メイ
ンメモリのアドレスとして前記ＲＡＭからの上位アドレ
スと前記ＤＭＡＣからの下位アドレスが供給されること
を特徴とするダイレクトメモリアクセス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19440881A JPS6041387B2 (ja) | 1981-12-04 | 1981-12-04 | ダイレクトメモリアクセス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19440881A JPS6041387B2 (ja) | 1981-12-04 | 1981-12-04 | ダイレクトメモリアクセス制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5896329A JPS5896329A (ja) | 1983-06-08 |
| JPS6041387B2 true JPS6041387B2 (ja) | 1985-09-17 |
Family
ID=16324101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19440881A Expired JPS6041387B2 (ja) | 1981-12-04 | 1981-12-04 | ダイレクトメモリアクセス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6041387B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114385528B (zh) * | 2020-10-16 | 2024-11-29 | 瑞昱半导体股份有限公司 | 直接记忆体存取控制器、使用其之电子装置以及操作其的方法 |
-
1981
- 1981-12-04 JP JP19440881A patent/JPS6041387B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5896329A (ja) | 1983-06-08 |
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