JPS59146266A - 符号・復号化装置 - Google Patents
符号・復号化装置Info
- Publication number
- JPS59146266A JPS59146266A JP58021323A JP2132383A JPS59146266A JP S59146266 A JPS59146266 A JP S59146266A JP 58021323 A JP58021323 A JP 58021323A JP 2132383 A JP2132383 A JP 2132383A JP S59146266 A JPS59146266 A JP S59146266A
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- Japan
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- decoding
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/41—Bandwidth or redundancy reduction
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はファクシミリのような画像データを扱う機器の
画像データの符号・復号化装置に係り、特に大容量の画
面メモリを用いた超高速・大容量画像７’−ｐ処理に好
適′符号°復号イヒ装置１関す ：る・
１〔従来技術〕 ファクシミリは、Ｃ（ＪＴＴ勧告Ｉｌ＋・４によるＧ３
規格の符号・復号化方式を適用するのが一般的であり、
これは小規模な装置である。−！、た、画像ファイルな
どには高性能の符号・復号化装置が用いられるが殆んど
は、汎用の電子計算機のソフトウェア処理方式かファク
シミリの回路を流用したものであり、本発明に直接関係
する符号・復号 １化装置は知られていない
。
画像データの符号・復号化装置に係り、特に大容量の画
面メモリを用いた超高速・大容量画像７’−ｐ処理に好
適′符号°復号イヒ装置１関す ：る・
１〔従来技術〕 ファクシミリは、Ｃ（ＪＴＴ勧告Ｉｌ＋・４によるＧ３
規格の符号・復号化方式を適用するのが一般的であり、
これは小規模な装置である。−！、た、画像ファイルな
どには高性能の符号・復号化装置が用いられるが殆んど
は、汎用の電子計算機のソフトウェア処理方式かファク
シミリの回路を流用したものであり、本発明に直接関係
する符号・復号 １化装置は知られていない
。
本発明の目的は、大容量の画面メモリを有ｌ〜、高速な
処理を可能とする符号・復号化処理装置に関する。
処理を可能とする符号・復号化処理装置に関する。
本発明の他の目的は、大容量の画像データを簡単な構成
で扱える符号・復号化装置に関する。
で扱える符号・復号化装置に関する。
本発明の更に他の目的は、大容量の画像データを高速に
データ転送可能な符号・復号化装置に関する。
データ転送可能な符号・復号化装置に関する。
本発明の更に他の目的は、単独で符号・復号化機能を有
する専用の回路（ＬＳ Ｉ ： ｌ、ａｒｇｅ ５ｃａ
ｌｅ■ｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｉ ：を含む
）を用い−ｒ更に高性能な符号・復号化装置を提供する
ことを特徴とする。
する専用の回路（ＬＳ Ｉ ： ｌ、ａｒｇｅ ５ｃａ
ｌｅ■ｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｉ ：を含む
）を用い−ｒ更に高性能な符号・復号化装置を提供する
ことを特徴とする。
本発明は、単独で動作可能な符月・復号化用専用ＬＳＩ
を小容量のバッファメモリと組合わせ、これを複数組用
いると共に、大容量の画面メモリと外部とのインターフ
ェイスにも小容量のバッファメモリを配置し、これらを
マイクロプロセッサとタイレクトメモリアクセスコント
ローラで制御するようにしたものである。
を小容量のバッファメモリと組合わせ、これを複数組用
いると共に、大容量の画面メモリと外部とのインターフ
ェイスにも小容量のバッファメモリを配置し、これらを
マイクロプロセッサとタイレクトメモリアクセスコント
ローラで制御するようにしたものである。
〔発明の実施例Ｊ
以下、本発明の一実施例を図面を用いて説明する。第１
−図は本実施例の符号・復号化装置の全体構成図である
。第１図において１は／ステム制御プロセッサであり、
マイクロブロセツツ、ダイレクトメモリアクセスコント
ローラ及びこれらが動作するに必要なタイミング制御回
路１劃込制御回路、タイマ、リードオンリーメモリ（Ｒ
ＯＭ）。
−図は本実施例の符号・復号化装置の全体構成図である
。第１図において１は／ステム制御プロセッサであり、
マイクロブロセツツ、ダイレクトメモリアクセスコント
ローラ及びこれらが動作するに必要なタイミング制御回
路１劃込制御回路、タイマ、リードオンリーメモリ（Ｒ
ＯＭ）。
ランダムアクセスメモリ（ＲＡＭ）、バスインターフェ
イス回路を含んでいる。２は、符号・復号化プロセッサ
であり、詳しくは後述する。３は、読取装置、４は読取
インターフェイス、５は記録装置、６は記録インターフ
ェイスである。７は大容量の画面メモリで、ダイナミッ
ク形のＩＣメモリを用い、容量は４ＭＢｙｔｅ（バイト
）であシ、これらのリフレッシュコントロール回路及び
バスインターフェイスを含む。８は、伝送インターフェ
イスでアシ、小容量のバッファメモリを持ち、９は、パ
ネル１０を有する伝送制御手順を実施するだめの伝送制
御プロセッサであシ、伝送回線（ＬＩＮＥ）とのインタ
ーフェイスを有している。
イス回路を含んでいる。２は、符号・復号化プロセッサ
であり、詳しくは後述する。３は、読取装置、４は読取
インターフェイス、５は記録装置、６は記録インターフ
ェイスである。７は大容量の画面メモリで、ダイナミッ
ク形のＩＣメモリを用い、容量は４ＭＢｙｔｅ（バイト
）であシ、これらのリフレッシュコントロール回路及び
バスインターフェイスを含む。８は、伝送インターフェ
イスでアシ、小容量のバッファメモリを持ち、９は、パ
ネル１０を有する伝送制御手順を実施するだめの伝送制
御プロセッサであシ、伝送回線（ＬＩＮＥ）とのインタ
ーフェイスを有している。
１１は、これらを結合するシステムバスである。
読取り装置３で読取った画像データは、読取りインター
フェイス４を経由して、システム制御プロセッサ１の制
御により、画面メモリ７に入る。
フェイス４を経由して、システム制御プロセッサ１の制
御により、画面メモリ７に入る。
画面メモリ７内の画像データは記録インターフェイス６
を経由して、直接記録装置５に出力し、記録することが
可能である。画面メモリ７は符号・復号プロセッサ２と
直接インターフェイスする符号データを格納することも
可能であり、画面メモリ７内の符号データもまた、シス
テムプロセッサ１の制御により伝送インターフェイス８
及び伝送制御プロセッサ９を経由して伝送回線とやりと
りすることができる。
を経由して、直接記録装置５に出力し、記録することが
可能である。画面メモリ７は符号・復号プロセッサ２と
直接インターフェイスする符号データを格納することも
可能であり、画面メモリ７内の符号データもまた、シス
テムプロセッサ１の制御により伝送インターフェイス８
及び伝送制御プロセッサ９を経由して伝送回線とやりと
りすることができる。
符号・復号プロセッサ２には、符号・復号化専用のＬＳ
Ｉを用いる。第２図は、専用ＬＳＩの内部構成図である
。第２図において、１２はシステムバスとのインターフ
ェイス部、１３はメモリバスとのインターフェイス部、
１４はマイクロプログラム格納用のメモリ、１５は符号
・復号化処理回路、１６は符号表を格納するメモリであ
る。これらでり、 ８ Ｉ １７を構成する。
Ｉを用いる。第２図は、専用ＬＳＩの内部構成図である
。第２図において、１２はシステムバスとのインターフ
ェイス部、１３はメモリバスとのインターフェイス部、
１４はマイクロプログラム格納用のメモリ、１５は符号
・復号化処理回路、１６は符号表を格納するメモリであ
る。これらでり、 ８ Ｉ １７を構成する。
／ステムバスインターフェイス１２は第１図のシステム
バス１１に：ｉ続ｔ、、ＬＳ Ｉトシステム制御ノ゛ロ
セツサ１とのデータのやりと９及び画面メモリ７との画
データ（画像・符号いずれも）金やりとりする。インタ
ーフェイスである。メモリノ；スインターフェイス１３
は、メモリノくスとインターフェイスして、メモリノく
スに接続したラインメモリや、その他の入出力回路との
データのやりとりをする。メモリ１６は、フ”アクシミ
リ特有の符号（ＣＣＩＴ’ｌ’勧告Ｔ・４に示すＭＥ−
１ＭＲ符号）を格納し又おり、処理回路１５の符号・復
仇動作を補助する。メモリ１４は、処理回路１５が動作
するに必要なデータ及びプログラムを格納している。
バス１１に：ｉ続ｔ、、ＬＳ Ｉトシステム制御ノ゛ロ
セツサ１とのデータのやりと９及び画面メモリ７との画
データ（画像・符号いずれも）金やりとりする。インタ
ーフェイスである。メモリノ；スインターフェイス１３
は、メモリノくスとインターフェイスして、メモリノく
スに接続したラインメモリや、その他の入出力回路との
データのやりとりをする。メモリ１６は、フ”アクシミ
リ特有の符号（ＣＣＩＴ’ｌ’勧告Ｔ・４に示すＭＥ−
１ＭＲ符号）を格納し又おり、処理回路１５の符号・復
仇動作を補助する。メモリ１４は、処理回路１５が動作
するに必要なデータ及びプログラムを格納している。
このＬＳＩの詳細は、先に開発された１、８Ｉ（特許出
願中）とほぼ同じであり説明を省略する。
願中）とほぼ同じであり説明を省略する。
次に第３図により、本ＬＳＩの動作全簡単に説明すると
共に、本発明の符号・復号化プロセラ勺−につき説明す
る。第３図において、１１はシステム制御バス、１７は
符号・復号化用のＬ Ｓ Ｉ 。
共に、本発明の符号・復号化プロセラ勺−につき説明す
る。第３図において、１１はシステム制御バス、１７は
符号・復号化用のＬ Ｓ Ｉ 。
１８〜Ｉ Ｂ／／／は、メモリバス１９〜１９″とシス
テム制御バス１１との間の高速な画像データ転送を行う
ための入出力回路、２０〜２０”２１〜２１“′（徒手
規模のバッファメモリを構成するメモリである。システ
ムバス１］と画像データの転送は入出力回路１８を用い
てシステム制御プロセッサの中のダ・イし／クトメモリ
アクセスコントローラ及びマイコンの制御により、高速
にＩ） Ｍ Ａ転送される。符号データはＬＳ１１７と
画面メモリ７との間のみ転送されこれもダイレクトメモ
リアクセスコンｌ−ローラにより制御される。各ＬＳＩ
は上記のように４．ｌｌの符号・復号化回路を構成し、
これらは第４図のタイミングで動作する。すなわち、第
４図において、へ区間は、システムバス１１がらメモリ
２０．２１へ、入出力回路１８を経由して、画像テ＝−
夕を転送するタイミングである。４組の符号・復号化回
路が遅いデータ転送能力であっても、システムバス１１
及びダイレクトメモリアクセスコントローラ３１が十分
に速い（この場合は符号・復号化回路の約４倍）データ
転送能力があれば、符号・復号化回路も４組全体と（〜
て４倍のデータ転送能力を廂する。区間Ｂは各ＬＳＩ１
７の動作するタイミングである。各ＬＳ１１７は、各Ｊ
、 Ｓ Ｉ １７専用のメモリバス１９を経由してメモ
リ２０．２１を自由にアクセスし、符号化処理を行う。
テム制御バス１１との間の高速な画像データ転送を行う
ための入出力回路、２０〜２０”２１〜２１“′（徒手
規模のバッファメモリを構成するメモリである。システ
ムバス１］と画像データの転送は入出力回路１８を用い
てシステム制御プロセッサの中のダ・イし／クトメモリ
アクセスコントローラ及びマイコンの制御により、高速
にＩ） Ｍ Ａ転送される。符号データはＬＳ１１７と
画面メモリ７との間のみ転送されこれもダイレクトメモ
リアクセスコンｌ−ローラにより制御される。各ＬＳＩ
は上記のように４．ｌｌの符号・復号化回路を構成し、
これらは第４図のタイミングで動作する。すなわち、第
４図において、へ区間は、システムバス１１がらメモリ
２０．２１へ、入出力回路１８を経由して、画像テ＝−
夕を転送するタイミングである。４組の符号・復号化回
路が遅いデータ転送能力であっても、システムバス１１
及びダイレクトメモリアクセスコントローラ３１が十分
に速い（この場合は符号・復号化回路の約４倍）データ
転送能力があれば、符号・復号化回路も４組全体と（〜
て４倍のデータ転送能力を廂する。区間Ｂは各ＬＳＩ１
７の動作するタイミングである。各ＬＳ１１７は、各Ｊ
、 Ｓ Ｉ １７専用のメモリバス１９を経由してメモ
リ２０．２１を自由にアクセスし、符号化処理を行う。
しだがって、生成した符号は発生タイミングに応じてＬ
ＳＩ内部にて所定のデータ幅に整列されてシステムバス
１．１に、ＤＭＡ制御により転送される。各組のメモリ
２０．２１に与える画像データは、走査線単位で渡し、
画面メモリからは、逐次形式又は−話形式で転送する。
ＳＩ内部にて所定のデータ幅に整列されてシステムバス
１．１に、ＤＭＡ制御により転送される。各組のメモリ
２０．２１に与える画像データは、走査線単位で渡し、
画面メモリからは、逐次形式又は−話形式で転送する。
逐次形式では、各組に、ｎ番目、ｎ＋１番目、ｎ４−２
番目、ｎ＋３番目と順に与える形式で画面メモリか小さ
く、１画面全部の画データが格納できない場合に用いる
。次に一括形式では、画面メモリが十分大きく１画面全
部の画データを格納できる場合で、この場合、各画面を
４分割し２、各符号・復号化回路には同様に小ない走査
線、例えば１走査線単位で画像データを与え符号化さぜ
る形式で、ひんほんにＤＭＡ起動制御をし７ないため、
マイクロプロセッサの処理負荷が軽い利点がある。なお
いずれの場合も、各出力符号のブロックは連結しで、伝
送する必要があるだめ、各ＬＳＩの機能とじて、処理路
ｆ時には、所定のデータ幅に整列し、最後の符号がデー
タ幅に満たない場合にはダミイヒットに伺加することが
できるものとする。次のタイミング区間Ｃは、各符号・
復号化回路の処理の待ち合わせタイミングである。逐次
処理の場合は、各走査線毎に、フィル（ＣＣＩＴＴ勧告
Ｔ・４のダミービット：タイムフィル）を挿入するほか
、この区間の待ち合わせのタイムフィルを挿入する場合
がある。これらの処理のうち、画面メモリとの間のデー
タ転送にはダイレクトメモリアクセスコントローラのロ
ーテートモードを用いると処理制御が容易である。なお
、復号化処理は、以上の逆の操作を行い動作させるが、
この場合、図示せぬが、伝送インターフェイスでは、走
査線同期信号を検出し、符号を走査線単位で画面できる
ようにする。これは、受信インターフェイスに、同期符
号の検出機能を用意すれば容易に実現できる。
番目、ｎ＋３番目と順に与える形式で画面メモリか小さ
く、１画面全部の画データが格納できない場合に用いる
。次に一括形式では、画面メモリが十分大きく１画面全
部の画データを格納できる場合で、この場合、各画面を
４分割し２、各符号・復号化回路には同様に小ない走査
線、例えば１走査線単位で画像データを与え符号化さぜ
る形式で、ひんほんにＤＭＡ起動制御をし７ないため、
マイクロプロセッサの処理負荷が軽い利点がある。なお
いずれの場合も、各出力符号のブロックは連結しで、伝
送する必要があるだめ、各ＬＳＩの機能とじて、処理路
ｆ時には、所定のデータ幅に整列し、最後の符号がデー
タ幅に満たない場合にはダミイヒットに伺加することが
できるものとする。次のタイミング区間Ｃは、各符号・
復号化回路の処理の待ち合わせタイミングである。逐次
処理の場合は、各走査線毎に、フィル（ＣＣＩＴＴ勧告
Ｔ・４のダミービット：タイムフィル）を挿入するほか
、この区間の待ち合わせのタイムフィルを挿入する場合
がある。これらの処理のうち、画面メモリとの間のデー
タ転送にはダイレクトメモリアクセスコントローラのロ
ーテートモードを用いると処理制御が容易である。なお
、復号化処理は、以上の逆の操作を行い動作させるが、
この場合、図示せぬが、伝送インターフェイスでは、走
査線同期信号を検出し、符号を走査線単位で画面できる
ようにする。これは、受信インターフェイスに、同期符
号の検出機能を用意すれば容易に実現できる。
すなわち、同期信号を検出した時点で走査線最後ＯＤＭ
Ａｒｊ；ｈ作を行なわせしめ、続いてインターフェイス
を初期化して受傷すれば良い。この操作により、走査線
毎の符号のデータ幅整列をイｊ５ために、各符号・復号
化回路の並列動作が可能である。
Ａｒｊ；ｈ作を行なわせしめ、続いてインターフェイス
を初期化して受傷すれば良い。この操作により、走査線
毎の符号のデータ幅整列をイｊ５ために、各符号・復号
化回路の並列動作が可能である。
第５図は、これらデータ転送動作のタイミング制御系の
概念を示したもので、第５図において、３０は、マイク
ロプロセッサ、３］はダイレクトメモリアクセスコント
ローラ、３３と３３′。
概念を示したもので、第５図において、３０は、マイク
ロプロセッサ、３］はダイレクトメモリアクセスコント
ローラ、３３と３３′。
３６と３６′は各々読取り及び記録とインターフェイス
する交代バッファメモリで、各々ＤＭＡ制御すれるシス
テムバス１１とのインターフ、エイノ３５．３７を持っ
ている。３８１−ｊ、画面メモリを構成するダイナミッ
ク形のＲ，ＡＭで、そのためリフレッシュ制御回路３９
を付加しである。各コーット間のデータ転送はＤＭＡで
行うが、読取り及び記ｅインターフェイスにバッファメ
モリを設けたために、バースト七〜ドのＤＭＡ転送が可
能という利点がある。なお、リフレッシュ１タイミング
時はマイクロプロセッサ３０とダイレクトメモリアクセ
スコントローラ３１は、−瞬の間、待機する。
する交代バッファメモリで、各々ＤＭＡ制御すれるシス
テムバス１１とのインターフ、エイノ３５．３７を持っ
ている。３８１−ｊ、画面メモリを構成するダイナミッ
ク形のＲ，ＡＭで、そのためリフレッシュ制御回路３９
を付加しである。各コーット間のデータ転送はＤＭＡで
行うが、読取り及び記ｅインターフェイスにバッファメ
モリを設けたために、バースト七〜ドのＤＭＡ転送が可
能という利点がある。なお、リフレッシュ１タイミング
時はマイクロプロセッサ３０とダイレクトメモリアクセ
スコントローラ３１は、−瞬の間、待機する。
以」二のように、本笑施例によれば、ｊ１独で動作ｉｊ
Ｊ能なＬＳＩを用いて、その能力を４倍に増力して用い
、り、ことが可能となった。また画面メモリの管理をマ
イクＬ１プロセッサとダイレクトメモリアクセスコン１
−ｏ−ラとで管理するため、符号・復号化専用１．Ｓｌ
の画面管理能力を大幅に増大塾せる利点がある。
Ｊ能なＬＳＩを用いて、その能力を４倍に増力して用い
、り、ことが可能となった。また画面メモリの管理をマ
イクＬ１プロセッサとダイレクトメモリアクセスコン１
−ｏ−ラとで管理するため、符号・復号化専用１．Ｓｌ
の画面管理能力を大幅に増大塾せる利点がある。
〔発明の効果」
不発明によれは、人容祉の画像データを簡単な十Ｉ４成
で扱える効果がある。すなわち、画面メモリｔよ、マイ
クＬ１プロセツヤと、ダイレクトメモリアクセスコント
ローラで管理するために、通常のコンピュータと同様の
構成がｏＪ’能で特別な伺加構成は不裟である。
で扱える効果がある。すなわち、画面メモリｔよ、マイ
クＬ１プロセツヤと、ダイレクトメモリアクセスコント
ローラで管理するために、通常のコンピュータと同様の
構成がｏＪ’能で特別な伺加構成は不裟である。
Ｊ、た本発明によｈは、各インターフェイスに小答＊の
バッフアメ化りを用いだので、バーストモードのＪ）
Ｍ Ａ動作が可能で、高速の画像データ転送力釦Ｊ能で
ある。
バッフアメ化りを用いだので、バーストモードのＪ）
Ｍ Ａ動作が可能で、高速の画像データ転送力釦Ｊ能で
ある。
宴らに本発明は、ファクシミリ装置用の小規模なＬ Ｓ
Ｉを用いて人容Ｈの画像データを高速に処理できる利
点がある。
Ｉを用いて人容Ｈの画像データを高速に処理できる利
点がある。
第１図は本発明の実施例の構成余水すブロック図、第２
図、専用ＬＳＩの内部ブロック図、第３図は、符号・復
号処理プロセッサ２の構成を示すブロック図、第４図は
、符号・復号化処理のタイミングチャー１・、第５図は
、データ転送制御の概念を示すブロック図である。 １・・・システム制御プロセッサ、２・・・符弓・復号
化プロセッサ、３・・・読取９装置、４・・・読取りイ
ンターフェイス、５・・・記録装置、６・・・記録イン
ターフェイス、７・・・画面メモリ、８・・・伝送イン
ターフェイス、９・・・伝送制御グロセツ”？、１０・
・・パネル、１１・・・システムバス。 −、 代理人 弁理士 高橋明界、・ う ＼〜」／ Ｉイ１ｌｌｌｌ”：’ｊ”、’：□内ｔ’ｒ ｌ二乏゛
史なし）星 ｌ し４ ／／ １ ＄２ 図 ／２ ／４ ／Ｊ））′１ 芽３ 目 ２０ ／７ 手続補正書（方式） ’、’ｉ１Ｘ’ｌ’ ｌｉ長信 若杉和夫殿・Ｉ＝、
ｆ’ｌ（ハ 表 ・」、昭１１．１５８イｔｌＩ
（Ｊｎ′ｌ’１ｌｌｉ！第２１３２３−、；発明（″）
名ｉｌ′＋、 符号・復号化装置 を山 」ｌ −ター ） る −ど）１ｉｆ’ｌ
’： ９）関係 ’４”ｒ ｒｆ’ｌ出１（’ｔｔ
、Ａ。 ｔ、１１．１５１ＬＨ１＋’１式ｉ−ネ１． Ｅｌ
立 製 作 ＋１Ｊｉ１゛、」甲）＼ １、・： ・・油〒同）東Ｂｉｔ、都［代Ｌ１．１区
丸の内−］１１５番１郵抹代会１．１． Ｌｌ １を
装イｊ１ｉ１ｊ内 ・巳東・、・Ｊｌ！−１１１１を入
代ノ、と−以上 −３８７＝
図、専用ＬＳＩの内部ブロック図、第３図は、符号・復
号処理プロセッサ２の構成を示すブロック図、第４図は
、符号・復号化処理のタイミングチャー１・、第５図は
、データ転送制御の概念を示すブロック図である。 １・・・システム制御プロセッサ、２・・・符弓・復号
化プロセッサ、３・・・読取９装置、４・・・読取りイ
ンターフェイス、５・・・記録装置、６・・・記録イン
ターフェイス、７・・・画面メモリ、８・・・伝送イン
ターフェイス、９・・・伝送制御グロセツ”？、１０・
・・パネル、１１・・・システムバス。 −、 代理人 弁理士 高橋明界、・ う ＼〜」／ Ｉイ１ｌｌｌｌ”：’ｊ”、’：□内ｔ’ｒ ｌ二乏゛
史なし）星 ｌ し４ ／／ １ ＄２ 図 ／２ ／４ ／Ｊ））′１ 芽３ 目 ２０ ／７ 手続補正書（方式） ’、’ｉ１Ｘ’ｌ’ ｌｉ長信 若杉和夫殿・Ｉ＝、
ｆ’ｌ（ハ 表 ・」、昭１１．１５８イｔｌＩ
（Ｊｎ′ｌ’１ｌｌｉ！第２１３２３−、；発明（″）
名ｉｌ′＋、 符号・復号化装置 を山 」ｌ −ター ） る −ど）１ｉｆ’ｌ
’： ９）関係 ’４”ｒ ｒｆ’ｌ出１（’ｔｔ
、Ａ。 ｔ、１１．１５１ＬＨ１＋’１式ｉ−ネ１． Ｅｌ
立 製 作 ＋１Ｊｉ１゛、」甲）＼ １、・： ・・油〒同）東Ｂｉｔ、都［代Ｌ１．１区
丸の内−］１１５番１郵抹代会１．１． Ｌｌ １を
装イｊ１ｉ１ｊ内 ・巳東・、・Ｊｌ！−１１１１を入
代ノ、と−以上 −３８７＝
Claims (1)
- 【特許請求の範囲】 ■、単独で動作可能な符号・復号用のＬＳＩを複数個用
いて、並列動作させることを特徴とする符号・復号化装
置。 ２、並列動作をｐＪ能とする出力符号ビットを所定のデ
ータ幅に整列する機能を有する符号復号用ＬＳＩ。 ３、読取り及び記録インターフェイスと大画面メモリと
、符号・復号化回路と、これらの間の画像データと符号
データの転送を、マイクロプロセッサとダイレクトメモ
リアクセスコントローラによって制御することを特徴と
する符号・復号化装置。 ４、画像データ転送の必要な部分のインターフェイスに
バッファメモリを配置したことを特徴とする第３項記載
の符号・復号化装置。 ５、受信符号より同期信号を検出し符号ビット列を同期
信号に応じて所定のデータ幅に整列する機能を有する第
３項の符号・復号化装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58021323A JPS59146266A (ja) | 1983-02-09 | 1983-02-09 | 符号・復号化装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58021323A JPS59146266A (ja) | 1983-02-09 | 1983-02-09 | 符号・復号化装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59146266A true JPS59146266A (ja) | 1984-08-22 |
| JPH0554303B2 JPH0554303B2 (ja) | 1993-08-12 |
Family
ID=12051938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58021323A Granted JPS59146266A (ja) | 1983-02-09 | 1983-02-09 | 符号・復号化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59146266A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59208981A (ja) * | 1983-05-12 | 1984-11-27 | Nec Corp | フアクシミリ復号化装置 |
| JPS62266922A (ja) * | 1986-05-15 | 1987-11-19 | Nec Corp | イメ−ジ情報復号化装置 |
| JPS63149918A (ja) * | 1986-12-12 | 1988-06-22 | Sanyo Electric Co Ltd | 画像デ−タ処理回路 |
| JPS63157524A (ja) * | 1986-12-20 | 1988-06-30 | Fujitsu Ltd | デ−タ復号化処理方式 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5671661A (en) * | 1979-11-09 | 1981-06-15 | Aisin Seiki Co Ltd | Brake booster for automobile |
-
1983
- 1983-02-09 JP JP58021323A patent/JPS59146266A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5671661A (en) * | 1979-11-09 | 1981-06-15 | Aisin Seiki Co Ltd | Brake booster for automobile |
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|---|---|---|---|---|
| JPS59208981A (ja) * | 1983-05-12 | 1984-11-27 | Nec Corp | フアクシミリ復号化装置 |
| JPS62266922A (ja) * | 1986-05-15 | 1987-11-19 | Nec Corp | イメ−ジ情報復号化装置 |
| JPS63149918A (ja) * | 1986-12-12 | 1988-06-22 | Sanyo Electric Co Ltd | 画像デ−タ処理回路 |
| JPS63157524A (ja) * | 1986-12-20 | 1988-06-30 | Fujitsu Ltd | デ−タ復号化処理方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0554303B2 (ja) | 1993-08-12 |
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