JPS604236A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS604236A JPS604236A JP58112039A JP11203983A JPS604236A JP S604236 A JPS604236 A JP S604236A JP 58112039 A JP58112039 A JP 58112039A JP 11203983 A JP11203983 A JP 11203983A JP S604236 A JPS604236 A JP S604236A
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- Japan
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- etching
- semiconductor device
- regions
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/17—Isolation regions comprising dielectric materials formed using trench refilling with dielectric materials, e.g. shallow trench isolations
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- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装置の製造方法にかがり、特に高密度
集積化を可能にする。ゲート幅の小さいＭＯ８型半導体
装置を積度良く製造することを容易とした半導体装置の
製造方法に１１．１する。
集積化を可能にする。ゲート幅の小さいＭＯ８型半導体
装置を積度良く製造することを容易とした半導体装置の
製造方法に１１．１する。
ＭＯ８Ｏ８型半導体装置型化に伴って、その製造上の制
約は、所定の寸法に対して、精度良く。
約は、所定の寸法に対して、精度良く。
製造することを困難にする。その理由を第１図及び第２
図を用いて説明する。第１図はＮ１Ｏ８型半導体装置の
平面構造を示す。この図はシリコン基板６の活性領域に
ソース領域１．ドレイン領域２゜を設け、ゲート絶縁膜
を介してゲート「ル倹３′ｆ：設けていることを示して
いる。そしてゲート電極の巾を５で、ゲート長を４で示
している。
図を用いて説明する。第１図はＮ１Ｏ８型半導体装置の
平面構造を示す。この図はシリコン基板６の活性領域に
ソース領域１．ドレイン領域２゜を設け、ゲート絶縁膜
を介してゲート「ル倹３′ｆ：設けていることを示して
いる。そしてゲート電極の巾を５で、ゲート長を４で示
している。
第２図（ａ）〜（ｇ）は、第１図に示すＭＯ８型半導体
装置の製造方法の断面図を従来おこなわれてきた方法に
基づいて、その工程順に示したものであり。
装置の製造方法の断面図を従来おこなわれてきた方法に
基づいて、その工程順に示したものであり。
第２図・（ｆ）は第１図のＡ−Ａ’で示した１１ノア面
の構造を示し、第２図（ｇ）は、第１図のＢ −Ｂ’で
示した断面の構造を示す。
の構造を示し、第２図（ｇ）は、第１図のＢ −Ｂ’で
示した断面の構造を示す。
第２図（ａ）で示すように、−々ｉ・電型単結晶シリコ
ン基板１１（以下シリコン基板１１と略す）の−主表面
上に酸化シリコン膜１５を形成し、引き続いて１例えは
、窒化シリコンのようなシリコン基板の高温熱酸化に対
して、７１１酸化性の物＊１６を被着する。さらにその
後フォトレジスト１２を形成する。
ン基板１１（以下シリコン基板１１と略す）の−主表面
上に酸化シリコン膜１５を形成し、引き続いて１例えは
、窒化シリコンのようなシリコン基板の高温熱酸化に対
して、７１１酸化性の物＊１６を被着する。さらにその
後フォトレジスト１２を形成する。
その後％ Ｅ’！４２図（ｂｌに示すように、公知のフ
ォトエツチング技術を用いて、前記シリコン基板ｌｌ上
の酸化シリコン膜１５上の窒化シリコン膜１６の所定の
場所にのみ前記フォトレジスト１２を残し、それ以外の
場所のフォトレジストを除去するそれらをそれぞれ１２
ａ、１２ｂ、１２ｃとする。
ォトエツチング技術を用いて、前記シリコン基板ｌｌ上
の酸化シリコン膜１５上の窒化シリコン膜１６の所定の
場所にのみ前記フォトレジスト１２を残し、それ以外の
場所のフォトレジストを除去するそれらをそれぞれ１２
ａ、１２ｂ、１２ｃとする。
次いで、第２図（Ｃ）に示すように、前記フォトレジス
ト１２ａ、１２ｂ、１２ｃをマスクにして公知のエツチ
ング法によりｂＩＪ記窒化シリコン膜１６を所定の場所
にのみ残し、それぞれ１６ａ、１６ｂ、１６ｃとし他を
除去する。
ト１２ａ、１２ｂ、１２ｃをマスクにして公知のエツチ
ング法によりｂＩＪ記窒化シリコン膜１６を所定の場所
にのみ残し、それぞれ１６ａ、１６ｂ、１６ｃとし他を
除去する。
その後、前記フォトレジスト１２ａ、１２ｂ。
１２ｃを除去した後装置全体を高温酸化性雰囲気中にさ
らすことにより、前記窒化シリコン膜１６ａ、１６ｂ、
１６ｃで被われた場所を除いて、前記シリコン基板１１
の表田１は、厚い［３）化シリコン膜で被われる。それ
をＨｚｌ示すると、５ｔｓ２図（ｄ）のようになり、こ
こで１４３，１４ｂがそれぞれ、上記厚い酸化シリコン
基板に相当する。
らすことにより、前記窒化シリコン膜１６ａ、１６ｂ、
１６ｃで被われた場所を除いて、前記シリコン基板１１
の表田１は、厚い［３）化シリコン膜で被われる。それ
をＨｚｌ示すると、５ｔｓ２図（ｄ）のようになり、こ
こで１４３，１４ｂがそれぞれ、上記厚い酸化シリコン
基板に相当する。
さらに、引きｈ光き、化２図（ｅ）に示すように、前記
窒化シリコン膜１６ ａ、１６ ｂ、１６ ｃを除去す
る。すなわち、第２図（ｅ）において図示されている前
記厚い１β化シリコン膜１４ａ、１４ｂが形成されてい
る領域１３ ａ、１３ ｂは素子量分＾１［絶Ｉ呟領域
であり、それらの領域にはさまれた場ノツ「が素子領域
である。
窒化シリコン膜１６ ａ、１６ ｂ、１６ ｃを除去す
る。すなわち、第２図（ｅ）において図示されている前
記厚い１β化シリコン膜１４ａ、１４ｂが形成されてい
る領域１３ ａ、１３ ｂは素子量分＾１［絶Ｉ呟領域
であり、それらの領域にはさまれた場ノツ「が素子領域
である。
次に、第２図げ）に示すように、素子頭載上のノフ「定
の場所に公知のフォトエツチング技術を用いてゲート電
極１７を形成する。
の場所に公知のフォトエツチング技術を用いてゲート電
極１７を形成する。
次いで例えばイオン注入法あるいは熱拡散法を用いて１
Ｊｆｌｌ記シリコン基板１１の表面′頭載のｊ″）［定
の場所にソース・トレイン領域となる不純物拡散層。
Ｊｆｌｌ記シリコン基板１１の表面′頭載のｊ″）［定
の場所にソース・トレイン領域となる不純物拡散層。
第２図（ｆｌの１８ ａ、１８ ｂを形成する。すなわ
ち、これらの第２図（ｆ）の１８ ａ、１８ ｂをソー
ス・トレイン領域とし、１７をゲート１極とするＩＶ
ＯＳ型半導体装置の基本的構造を得る。
ち、これらの第２図（ｆ）の１８ ａ、１８ ｂをソー
ス・トレイン領域とし、１７をゲート１極とするＩＶ
ＯＳ型半導体装置の基本的構造を得る。
その後、ソース・ドレイン領域及びゲート電極からそれ
ぞれ引き出し電極を形成することにより。
ぞれ引き出し電極を形成することにより。
ＭＯ８型半導体装置を得る。
以上に述べたような、ＭＯ８型半導体装置の製造方法で
は装置の小型化すなわちゲート長及びゲート幅の小さい
装置を製造しようと試みたときに、重大な限界に直向す
る。それは、第２図ｔｄ）で示した前記窒化シリコンｊ
換１６ ａ、１６ ｂ、ｌ ６ ｃをマスクとして、素
子形成領域の周囲に茄子間分離の１液化シリコンＩＪｆ
ｉ１４ａ、１４ｂを形成する際に酸化シリコン膜が、バ
ーズビークといわれる前記マスク用の窒化シリコン膜１
６ ａ、１６ ｂ、１６Ｃの周辺から、素子形成領域の
内部に向っての一種のくい込みの現象が生じる事により
、素子形成領域が所定の太きさよりも小さくなることで
あゐ。
は装置の小型化すなわちゲート長及びゲート幅の小さい
装置を製造しようと試みたときに、重大な限界に直向す
る。それは、第２図ｔｄ）で示した前記窒化シリコンｊ
換１６ ａ、１６ ｂ、ｌ ６ ｃをマスクとして、素
子形成領域の周囲に茄子間分離の１液化シリコンＩＪｆ
ｉ１４ａ、１４ｂを形成する際に酸化シリコン膜が、バ
ーズビークといわれる前記マスク用の窒化シリコン膜１
６ ａ、１６ ｂ、１６Ｃの周辺から、素子形成領域の
内部に向っての一種のくい込みの現象が生じる事により
、素子形成領域が所定の太きさよりも小さくなることで
あゐ。
第３図ｔａ＋において、３１はフォトマスク上における
素子形成領域の設計上の大きさを示す、１１はその設計
値とする。そのとき、窒化シリコン膜３２をマスクとし
て、酸化シリコン膜３４を形成した後の素子形成領域の
大きさをｔ２とすると、前記バーズビークの大きさを△
ｔとすれば△ｔは次の式で与えられる。
素子形成領域の設計上の大きさを示す、１１はその設計
値とする。そのとき、窒化シリコン膜３２をマスクとし
て、酸化シリコン膜３４を形成した後の素子形成領域の
大きさをｔ２とすると、前記バーズビークの大きさを△
ｔとすれば△ｔは次の式で与えられる。
△を−（ｊｔ ／−２）／２
△ｔの大きさは、具体的には前記酸化シリコン膜３４が
１μｍ８度の場合△ｔ〜０，８μｍ程度である。ｔ□が
十分に太きいときには△ｔは問題にならないが、ｔｌが
１〜２μｍ程度になると△ｔの大きさは相対的に大きな
割合を占め、はとんど素子の形成領域がなくなることに
もなりかねない、本発明は、そのようなバーズビーク△
ｔを非常に小さくすることが可能で、それによってＭＯ
８型半導体装置の小型化を容易にする製造方法を提供す
るものである。
１μｍ８度の場合△ｔ〜０，８μｍ程度である。ｔ□が
十分に太きいときには△ｔは問題にならないが、ｔｌが
１〜２μｍ程度になると△ｔの大きさは相対的に大きな
割合を占め、はとんど素子の形成領域がなくなることに
もなりかねない、本発明は、そのようなバーズビーク△
ｔを非常に小さくすることが可能で、それによってＭＯ
８型半導体装置の小型化を容易にする製造方法を提供す
るものである。
すなわち本発明の特徴は、−導電型単結晶シリコン基板
（以下シリコン基板と略す）上の素子形成予定領域上に
のみ、前記シリコン基板のエツチングに際してマスクと
なり得る物質を選択的に形成する工程と、前記マスクと
なり得る物質をマスクにして前記シリコン基板上の前記
素子形成予定領域を除く領域を所定の深さまでエツチン
グする工程と、シリコン化合物を主成分とする溶液を塗
布・焼成することにより、前記素子形成予定領域を除く
領域にのみ酸化シリコンを主成分とする物質を形成する
ことにより、素子間分離絶縁領域を形成しようとするも
のである。
（以下シリコン基板と略す）上の素子形成予定領域上に
のみ、前記シリコン基板のエツチングに際してマスクと
なり得る物質を選択的に形成する工程と、前記マスクと
なり得る物質をマスクにして前記シリコン基板上の前記
素子形成予定領域を除く領域を所定の深さまでエツチン
グする工程と、シリコン化合物を主成分とする溶液を塗
布・焼成することにより、前記素子形成予定領域を除く
領域にのみ酸化シリコンを主成分とする物質を形成する
ことにより、素子間分離絶縁領域を形成しようとするも
のである。
第４図（ａ）〜（ｆ）に本発明に基づいた。一実施例を
その製造工程順に示す。
その製造工程順に示す。
第４図（ａ）に示すように、−導電型単結晶シリコン基
板２１（以下シリコン基板２１と略す）上に、前８１２
シリコン基板２１のエツチングに際してマスクとなり得
る物質（以下マスク物質と略す）２２を形成する。この
マスク物質は例えば、公知のフォトエツチング技術にお
けるフォトレジストのような物質でよい。もぢろん、フ
ォトレジスト以外の物質でも、上述したように、前記シ
リコン基板２１のエツチングに際して、マスクとして有
効な特性を有していればか才わｌＳい。
板２１（以下シリコン基板２１と略す）上に、前８１２
シリコン基板２１のエツチングに際してマスクとなり得
る物質（以下マスク物質と略す）２２を形成する。この
マスク物質は例えば、公知のフォトエツチング技術にお
けるフォトレジストのような物質でよい。もぢろん、フ
ォトレジスト以外の物質でも、上述したように、前記シ
リコン基板２１のエツチングに際して、マスクとして有
効な特性を有していればか才わｌＳい。
次に、公知のフォトエツチング技術を用いることにより
、前記マスク物質２２を、素子形成予定領域にのみ選択
的に残し、他は除去する。第４図（ｂｌはそのような状
態を示し１図中で２２ａ、２２ｂ、２２ｃは素子形成予
定領域上に選択的に残されたマスク物質を示し、２３ａ
、２３ｂ６よ、素子間分離領域を示している。
、前記マスク物質２２を、素子形成予定領域にのみ選択
的に残し、他は除去する。第４図（ｂｌはそのような状
態を示し１図中で２２ａ、２２ｂ、２２ｃは素子形成予
定領域上に選択的に残されたマスク物質を示し、２３ａ
、２３ｂ６よ、素子間分離領域を示している。
次に、第４図（Ｃ１に示すように、前記マスク物質２２
ａ、２２ ｂ、２２ ｃをマスクにして、前記シリコ
ン基板２１の表面の素子量分ｈ・１［領域２３ａ。
ａ、２２ ｂ、２２ ｃをマスクにして、前記シリコ
ン基板２１の表面の素子量分ｈ・１［領域２３ａ。
２３ｂを所定の深さまでエツチングする、才だ。
その後、前記マスク物Ｊ２２ａ、２２ｂ、２２ｃをマス
クにして１例えは、イオン注入法などにより、前記基板
と同一導電性を有する不純物を、前記素子間分離領域２
３ ａ、２３ ｂにのみ導入し、チャンネルストッパー
領域を形成してもよい、。
クにして１例えは、イオン注入法などにより、前記基板
と同一導電性を有する不純物を、前記素子間分離領域２
３ ａ、２３ ｂにのみ導入し、チャンネルストッパー
領域を形成してもよい、。
その後、第４図（ｄ）に示すように、前記マスク物質２
２ ａ、２２ ｂ、２２ ｃを除去した後、１伺えば。
２ ａ、２２ ｂ、２２ ｃを除去した後、１伺えば。
シラノールのエタノール浴液のようなシリコン化合物を
主成分とする溶液を塗布する。その際、前述したような
１選択的にエツチングされた。素子間分離領域２３ ａ
、２３ ｂにのみ、前記シリコン化合物を主成分とする
溶液は残る。（第４図２４３．２４ｂで示す）。
主成分とする溶液を塗布する。その際、前述したような
１選択的にエツチングされた。素子間分離領域２３ ａ
、２３ ｂにのみ、前記シリコン化合物を主成分とする
溶液は残る。（第４図２４３．２４ｂで示す）。
その後、熱処理工程（特に焼成と称す）を行なうことに
より、前記シリコン化合物を主成分とする溶液は、酸化
シリコンを主成分とする物質２４ｃ、２４ｄＫｉ化し、
安定した固体物質と化す。
より、前記シリコン化合物を主成分とする溶液は、酸化
シリコンを主成分とする物質２４ｃ、２４ｄＫｉ化し、
安定した固体物質と化す。
−男手５図ｔａ）に示すように、第４図（ｄ）に示した
ような、［）ＩＪ記素子間分１’ｆ！Ｌ’ｊＪｔ域２３
ａ、２３ｂのみならず＊ ｌ］ｉＪ記素子領域上（記５
１Ａ（ａ）５２ａ、５２ｂ、５２ｃ）にも、前記シリコ
ン化合物を主成分とする溶液が塗布されることがある。
ような、［）ＩＪ記素子間分１’ｆ！Ｌ’ｊＪｔ域２３
ａ、２３ｂのみならず＊ ｌ］ｉＪ記素子領域上（記５
１Ａ（ａ）５２ａ、５２ｂ、５２ｃ）にも、前記シリコ
ン化合物を主成分とする溶液が塗布されることがある。
その場合、第５図（ｂ）に示すように、その後の熱処理
工程後において、素子領域５２（ａ）、５２（１）ｌ、
５２＋Ｃ１上に残った酸化シリコンを主成分とする物質
５５は、前記素子量分１’ｉＫ ’ｐＲ域５３ ａ、５
３ ｂ、５３ ｃ上の膜厚と前記素子形成領域５２（ａ
）、５２（ｂｌ、５２（Ｃ）上の膜厚の差があるのでそ
の差を利用してその後例えば、異方性エツチング法を用
いることにより前記素子間分離領域５３（ａｌ、５３（
ｂ）にのみ前記、酸とができる（第５図（Ｃ） ） 。
工程後において、素子領域５２（ａ）、５２（１）ｌ、
５２＋Ｃ１上に残った酸化シリコンを主成分とする物質
５５は、前記素子量分１’ｉＫ ’ｐＲ域５３ ａ、５
３ ｂ、５３ ｃ上の膜厚と前記素子形成領域５２（ａ
）、５２（ｂｌ、５２（Ｃ）上の膜厚の差があるのでそ
の差を利用してその後例えば、異方性エツチング法を用
いることにより前記素子間分離領域５３（ａｌ、５３（
ｂ）にのみ前記、酸とができる（第５図（Ｃ） ） 。
その後％ ｇｔｙ ４図（ｆ）に示すように通常の工程
を経ることにより、素子形成予定領域に、ケート１１ｆ
（ｋ２７及びソース・ ドレイン領域２８ａ、２８ｂｆ
：形成し、ＭＯ８′Ｂ１半導体装１１僅の基本構造を得
る。
を経ることにより、素子形成予定領域に、ケート１１ｆ
（ｋ２７及びソース・ ドレイン領域２８ａ、２８ｂｆ
：形成し、ＭＯ８′Ｂ１半導体装１１僅の基本構造を得
る。
このように本発明の教示する方法に基づけは。
素子間分離領域の形成の精度は、第４図（Ｃ）において
示したように、シリコンシ、（板２１のエッチンク鞘度
によりほとんど決定される。このシリコン基板２１のエ
ツチングを、異方性の９！ｌ）いエツチング（例えば、
リアクティブイオンエソチンク法）を用いれは、累子間
分晴領域は、はぼ、マスク物質により決まる領域に形成
ずゐことが可能で、１７Ｆって素子形成領域も、あらか
じめ設計された則りに製造することができ心。すなわち
、イｉｆｉ来バーズビークといわれた、素子量分り、１
１領域の素子形成領域への喰い込みは、完全になく ｌ
Ｘり高集積化に適した高精度な素子形成領域を形成する
ことが出来る。
示したように、シリコンシ、（板２１のエッチンク鞘度
によりほとんど決定される。このシリコン基板２１のエ
ツチングを、異方性の９！ｌ）いエツチング（例えば、
リアクティブイオンエソチンク法）を用いれは、累子間
分晴領域は、はぼ、マスク物質により決まる領域に形成
ずゐことが可能で、１７Ｆって素子形成領域も、あらか
じめ設計された則りに製造することができ心。すなわち
、イｉｆｉ来バーズビークといわれた、素子量分り、１
１領域の素子形成領域への喰い込みは、完全になく ｌ
Ｘり高集積化に適した高精度な素子形成領域を形成する
ことが出来る。
第１図は代表的なＭＯ８型半導体装置の平面構造を示す
平面図、第２図（ａｌ〜（ｇｌは各々従来のＭＯ８型半
導体装置の製造方法を示す工程順断面図、第３図（ａ）
、 （ｂ）は各々バーズビークの状況を示す模式図、第
４図（ａ）〜げ）は各々本発明の一実施例によるＭＯ８
型半導体装置の製造方法を工程順に示した断面図、第５
図（ａ）〜（Ｃ）は各々本発明の他の実施例の工程順１
析面図、である。
平面図、第２図（ａｌ〜（ｇｌは各々従来のＭＯ８型半
導体装置の製造方法を示す工程順断面図、第３図（ａ）
、 （ｂ）は各々バーズビークの状況を示す模式図、第
４図（ａ）〜げ）は各々本発明の一実施例によるＭＯ８
型半導体装置の製造方法を工程順に示した断面図、第５
図（ａ）〜（Ｃ）は各々本発明の他の実施例の工程順１
析面図、である。
尚１図において、１１，２１．３５・・・・・・−導・
雌型単結晶シリコン基板、１２．２２・・・・・・フォ
トレジスト、１６・・・・・・難酸化性膜、１４ ａ、
１４ ｂ、 １４ｃ、１４ｄ・・・・・・素子間分配用
１液化シリコン膜、２４ｃ、２４ｄ、５５・・・・・・
酸化シリコンを主成分とする物質、１３ａ、１３ｂ、２
３ａ、２３ｂ＝−・素子間分離領域、１７．２７・・・
・・・ゲート電極、１８ａ、１８ｂ、２８ａ、２８ｂ・
・・・・・ソース・ドレイン領域、である。
雌型単結晶シリコン基板、１２．２２・・・・・・フォ
トレジスト、１６・・・・・・難酸化性膜、１４ ａ、
１４ ｂ、 １４ｃ、１４ｄ・・・・・・素子間分配用
１液化シリコン膜、２４ｃ、２４ｄ、５５・・・・・・
酸化シリコンを主成分とする物質、１３ａ、１３ｂ、２
３ａ、２３ｂ＝−・素子間分離領域、１７．２７・・・
・・・ゲート電極、１８ａ、１８ｂ、２８ａ、２８ｂ・
・・・・・ソース・ドレイン領域、である。
￥２１￥Ｉｌ
第２回
−□−
「
１
警４−個
Ｊｚ２
峯に何
は乙 ｓｙ−ａ
Claims (1)
- 一導電型単結晶シリコン基板上の素子形成予定領域上に
前記−６Ｋ型単結晶シリコン基板のエツチングに際して
マスクとなり得る物質を選択的に形成する工程と、前記
マスクとなり得る物質をマスクにして前記−導電型単結
晶シリコン基板上の前記素子形成予定領域を除く領域を
所定の深さまでエツチングする工程と、シリコン化合物
を主成分とする溶液を塗布、焼成することにより前記素
子形成予定領域を除くｗ域にのみ酸化シリコンを主成分
とする物質を形成する工程とを含むことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58112039A JPS604236A (ja) | 1983-06-22 | 1983-06-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58112039A JPS604236A (ja) | 1983-06-22 | 1983-06-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS604236A true JPS604236A (ja) | 1985-01-10 |
Family
ID=14576478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58112039A Pending JPS604236A (ja) | 1983-06-22 | 1983-06-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS604236A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4806501A (en) * | 1986-07-23 | 1989-02-21 | Sgs Microelettronica S.P.A. | Method for making twin tub CMOS devices |
-
1983
- 1983-06-22 JP JP58112039A patent/JPS604236A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4806501A (en) * | 1986-07-23 | 1989-02-21 | Sgs Microelettronica S.P.A. | Method for making twin tub CMOS devices |
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