JPS6042659B2 - スイツチ回路 - Google Patents
スイツチ回路Info
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- JPS6042659B2 JPS6042659B2 JP9815880A JP9815880A JPS6042659B2 JP S6042659 B2 JPS6042659 B2 JP S6042659B2 JP 9815880 A JP9815880 A JP 9815880A JP 9815880 A JP9815880 A JP 9815880A JP S6042659 B2 JPS6042659 B2 JP S6042659B2
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- Japan
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- transistor
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- transistors
- switch
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- 210000004185 liver Anatomy 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000003321 amplification Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明はスイッチ回路、特に広帯域幅の電気信号を処理
する装置に用いて好適なスイッチ回路に関する。
する装置に用いて好適なスイッチ回路に関する。
アナログ・スイッチ或いはマルチプレクサは、種々の電
気・電子装置に広く使用されているが、特に信号路の選
択切換或いは複数の信号を選択的に通過させる必要のあ
る電子測定装置には盛んに利用されている。
気・電子装置に広く使用されているが、特に信号路の選
択切換或いは複数の信号を選択的に通過させる必要のあ
る電子測定装置には盛んに利用されている。
このため、従来、種々のスイッチ回路が提案されている
が、何れもダイナミックレンジ、信号分離、及び周波数
応答特性に不満足な点があつた。したがつて、本発明の
目的は、上述の従来の諸問題点を克服したスイッチ回路
を提供することで、ある。
が、何れもダイナミックレンジ、信号分離、及び周波数
応答特性に不満足な点があつた。したがつて、本発明の
目的は、上述の従来の諸問題点を克服したスイッチ回路
を提供することで、ある。
本発明の他の目的は、簡単な回路構成により、複数の入
力信号を制御可能な増幅定数で選択的に増幅できるスイ
ッチ回路を提供することである。
力信号を制御可能な増幅定数で選択的に増幅できるスイ
ッチ回路を提供することである。
以下、本発明の好適な実施例を、添付の図面を参照して
詳細に説明する。第１図は、本発明の１実施例を示す回
路図である。第１図に回路は、第１トランジスタ（以下
、トランジスタをＴＲとする）回路１０、第肝Ｒ回路１
１、帰還回路１２、定電流源１３、及び選択スイッチ１
４を基本構成要素とする。尚、図示していないが、３以
上のＴＲ回路を設けて３以上の入力信号を選択切換する
ことも可能である。第１ＴＲ回路１０は、エミッタ結合
の第１及び第肝Ｒｌ８，ｌ９と、この第１及び第肝Ｒｌ
８，ｌ９に夫々カスコード接続した第３及び第４ＴＲ２
０，２１と、第１及び第３１′Ｒｌ８，２Ｏのベース間
に接続した第１ダイオード２２と、第２及び第４ＴＲ１
９，２１のベース間に接続した第２ダイオード２３と、
ダイオード２２，２３の夫々にバイアス電流を供給する
ベース・バイアス抵抗器２４，２５等を有する。
詳細に説明する。第１図は、本発明の１実施例を示す回
路図である。第１図に回路は、第１トランジスタ（以下
、トランジスタをＴＲとする）回路１０、第肝Ｒ回路１
１、帰還回路１２、定電流源１３、及び選択スイッチ１
４を基本構成要素とする。尚、図示していないが、３以
上のＴＲ回路を設けて３以上の入力信号を選択切換する
ことも可能である。第１ＴＲ回路１０は、エミッタ結合
の第１及び第肝Ｒｌ８，ｌ９と、この第１及び第肝Ｒｌ
８，ｌ９に夫々カスコード接続した第３及び第４ＴＲ２
０，２１と、第１及び第３１′Ｒｌ８，２Ｏのベース間
に接続した第１ダイオード２２と、第２及び第４ＴＲ１
９，２１のベース間に接続した第２ダイオード２３と、
ダイオード２２，２３の夫々にバイアス電流を供給する
ベース・バイアス抵抗器２４，２５等を有する。
第３及び第４ＴＲ２０，２１のコレクタは、夫々抵抗器
２６，２７を介して、正電圧源に接続し、第１ＴＲ１８
のベースは、抵抗器２９を介して、適当な電圧源に接続
している。第１ＴＲ１８のベースには、入力端子１５及
び入力抵抗器２８を介して、第１入力信号が印加される
。尚、この第１ＴＲ回路１０は本出願人の出願に係る特
公昭５４−４２５７５号公報に開示された差動増幅器と
等価である。第肝Ｒ回路１１は、上述の第１ＴＲ回路１
０に類似し、第５〜第′７ＴＲ３０，３１，３２と、ダ
イオード３３、抵抗器３４，３６から構成される。
２６，２７を介して、正電圧源に接続し、第１ＴＲ１８
のベースは、抵抗器２９を介して、適当な電圧源に接続
している。第１ＴＲ１８のベースには、入力端子１５及
び入力抵抗器２８を介して、第１入力信号が印加される
。尚、この第１ＴＲ回路１０は本出願人の出願に係る特
公昭５４−４２５７５号公報に開示された差動増幅器と
等価である。第肝Ｒ回路１１は、上述の第１ＴＲ回路１
０に類似し、第５〜第′７ＴＲ３０，３１，３２と、ダ
イオード３３、抵抗器３４，３６から構成される。
第′７ＴＲ３２のコレクタは、第１ＴＲ回路１０の第３
ＴＲ．２０のコレクタに接続し、第６ＴＲ３１のコレク
タ及びベースは第１ＴＲ回路１０の第肝Ｒｌ９のコレク
タ及びベースに夫々接続している。第５ＴＲ３０のベー
スには、入力端子１６及び抵抗器３５を介して、第２入
力信号が印加される。第肝Ｒ回路１１は、第４ＴＲ２１
、ダイオード２３、及び抵抗器２５，２７を、第１ＴＲ
回路１０と共有しているので、回路構成が簡略化してい
ることに留意されたい。帰還回路１２は、インバータと
して動作する増４幅ＴＲ３７、ＴＲ３７のベース・コレ
クタ間に接続したコンデンサ４３、及び帰還インピーダ
ンス３８，３９等から構成される。
ＴＲ．２０のコレクタに接続し、第６ＴＲ３１のコレク
タ及びベースは第１ＴＲ回路１０の第肝Ｒｌ９のコレク
タ及びベースに夫々接続している。第５ＴＲ３０のベー
スには、入力端子１６及び抵抗器３５を介して、第２入
力信号が印加される。第肝Ｒ回路１１は、第４ＴＲ２１
、ダイオード２３、及び抵抗器２５，２７を、第１ＴＲ
回路１０と共有しているので、回路構成が簡略化してい
ることに留意されたい。帰還回路１２は、インバータと
して動作する増４幅ＴＲ３７、ＴＲ３７のベース・コレ
クタ間に接続したコンデンサ４３、及び帰還インピーダ
ンス３８，３９等から構成される。
帰還インピーダンス３８，３９は、第３及び第′７１′
Ｒ２Ｏ，３２のコレクタと第２及び第６ＴＲ１９，３１
のベース間に接続し、ＴＲ３７のコレクタは、出力端子
１７及び抵抗器４０を介して負電圧源に夫々接続してい
る。帰還回路１２と第１ＴＲ回路１０の間に分圧器抵抗
器４１，４２を設けている。スイッチ１４は、エミッタ
結合のＴＲｌ８，ｌ９及びＴＲ３Ｏ，３ｌの夫々のエミ
ッタを、選択的に定電流源１３に接続する。
Ｒ２Ｏ，３２のコレクタと第２及び第６ＴＲ１９，３１
のベース間に接続し、ＴＲ３７のコレクタは、出力端子
１７及び抵抗器４０を介して負電圧源に夫々接続してい
る。帰還回路１２と第１ＴＲ回路１０の間に分圧器抵抗
器４１，４２を設けている。スイッチ１４は、エミッタ
結合のＴＲｌ８，ｌ９及びＴＲ３Ｏ，３ｌの夫々のエミ
ッタを、選択的に定電流源１３に接続する。
尚、スイッチ１４は、従来の機械的或いは電子的スイッ
チの何れでフもよい。以下、第１図の回路の動作につい
て説明する。
チの何れでフもよい。以下、第１図の回路の動作につい
て説明する。
第１及び第訂Ｒ回路１０，１１は、スイッチ１４によつ
て選択的に動作し、第１図に示したスイッチ１４のスイ
ッチ位置では、第１ＴＲ回路１０のみ７が動作して帰還
回路１２と共に負帰還増幅回路を構成する。入力端子１
５に印加された第１入力信号は、帰還インピーダンス３
８，３９と分圧抵抗器４１，４２の合成抵抗値とで定ま
る利得で増幅される。第１ダイオード２２が流れる電流
は第１】入力信号の関数であり、第ずＲ２Ｏのエミッタ
電流は、回路が電流ホロワとして動作するので第１ダイ
オード２２を流れる電流と等しい。ＴＲｌ８，２Ｏ及び
ＴＲｌ９，２ｌ夫々を流れる電流の和は、定電流源１３
を流れる電流に等しいので、第２及び第４ＴＲ１９，２
１を流れる電流は、定電流源１３の定電流と第１及び第
３ＴＲ１８，２０を流れる電流の差となる。上述の動作
は、高利得のインバータＴＲ３７を含む閉ループによつ
て安定に維持される。尚、第１及び第肝Ｒｌ８，ｌ９の
コレクタ・エミッタ接合での電圧降下は実質上零なので
、ＴＲｌ８，ｌ９による電力消費も実質上零である。第
１ＴＲ回路１０の動作中は、第肝Ｒ回路１１の能動素子
（ＴＲ３Ｏ〜３２）はオフなので、第肝Ｒ回路１１は完
全に不動作状態である。したがつて、第１及び第２入力
信号の分離が極めて良好なので、両信号の干渉の虞は非
常に少ない。一方、スイッチ１４を切り換えると、今度
は第２１′Ｒ回路１１が動作して帰還回路１２と共に帰
還回路を構成し、入力端子１６に印加された第２入力信
号を、上述の場合と同一の利得で増幅する。
て選択的に動作し、第１図に示したスイッチ１４のスイ
ッチ位置では、第１ＴＲ回路１０のみ７が動作して帰還
回路１２と共に負帰還増幅回路を構成する。入力端子１
５に印加された第１入力信号は、帰還インピーダンス３
８，３９と分圧抵抗器４１，４２の合成抵抗値とで定ま
る利得で増幅される。第１ダイオード２２が流れる電流
は第１】入力信号の関数であり、第ずＲ２Ｏのエミッタ
電流は、回路が電流ホロワとして動作するので第１ダイ
オード２２を流れる電流と等しい。ＴＲｌ８，２Ｏ及び
ＴＲｌ９，２ｌ夫々を流れる電流の和は、定電流源１３
を流れる電流に等しいので、第２及び第４ＴＲ１９，２
１を流れる電流は、定電流源１３の定電流と第１及び第
３ＴＲ１８，２０を流れる電流の差となる。上述の動作
は、高利得のインバータＴＲ３７を含む閉ループによつ
て安定に維持される。尚、第１及び第肝Ｒｌ８，ｌ９の
コレクタ・エミッタ接合での電圧降下は実質上零なので
、ＴＲｌ８，ｌ９による電力消費も実質上零である。第
１ＴＲ回路１０の動作中は、第肝Ｒ回路１１の能動素子
（ＴＲ３Ｏ〜３２）はオフなので、第肝Ｒ回路１１は完
全に不動作状態である。したがつて、第１及び第２入力
信号の分離が極めて良好なので、両信号の干渉の虞は非
常に少ない。一方、スイッチ１４を切り換えると、今度
は第２１′Ｒ回路１１が動作して帰還回路１２と共に帰
還回路を構成し、入力端子１６に印加された第２入力信
号を、上述の場合と同一の利得で増幅する。
第肝Ｒ回路１１の動作は、第１ＴＲ回路１０の第４ＴＲ
２１、第２ダイオード２３、抵抗器２５及び２７が第肝
Ｒ回路１１の一部として動作する以外は、上述した第１
ＴＲ回路１０の場合と同一である。この場合、第１ＴＲ
回路１０のＴＲｌ８〜２０はオフなので、第１及び第２
入力信号は完全に分離された状態にある。第２図は、本
発明に係るスイッチ回路の実用例を示す回路図である。
２１、第２ダイオード２３、抵抗器２５及び２７が第肝
Ｒ回路１１の一部として動作する以外は、上述した第１
ＴＲ回路１０の場合と同一である。この場合、第１ＴＲ
回路１０のＴＲｌ８〜２０はオフなので、第１及び第２
入力信号は完全に分離された状態にある。第２図は、本
発明に係るスイッチ回路の実用例を示す回路図である。
第２図の回路は、第１図の回路に利得制御抵抗器４２ｂ
、オフセット制御抵抗器２９ｂ，３６ｂを追加し、スイ
ッチ１４及び定電流源１３を具体的に示したものである
。可変抵抗器４２ｂは、スイッチ回路全体の利得制御用
てあり、可変抵抗器２９ｂ，３６ｂは夫々ＴＲｌ８，３
Ｏのベース・バイアス電圧設定用である。可変抵抗器２
９ｂ，３６ｂを設けることによつて、各入力信号に対す
る回路特性を所定関係に維持できる。入力端子１５，１
６は、例えば３０Ω程度の低出力インピーダンスの増幅
器に接続するのが望ましい。定電流源１３は、ＴＲ５５
、抵抗器５６〜５８、抵抗器５７に直列接続した温度補
償用のダイオード５９，６０から成る。
、オフセット制御抵抗器２９ｂ，３６ｂを追加し、スイ
ッチ１４及び定電流源１３を具体的に示したものである
。可変抵抗器４２ｂは、スイッチ回路全体の利得制御用
てあり、可変抵抗器２９ｂ，３６ｂは夫々ＴＲｌ８，３
Ｏのベース・バイアス電圧設定用である。可変抵抗器２
９ｂ，３６ｂを設けることによつて、各入力信号に対す
る回路特性を所定関係に維持できる。入力端子１５，１
６は、例えば３０Ω程度の低出力インピーダンスの増幅
器に接続するのが望ましい。定電流源１３は、ＴＲ５５
、抵抗器５６〜５８、抵抗器５７に直列接続した温度補
償用のダイオード５９，６０から成る。
スイッチ１４は、図示の如く、ＴＲ４５〜４８、抵抗器
５３，５４から構成される。ＴＲ４５，４６のエミッタ
は直結し、更に定電流源１３のＴＲ５５のコレクタに接
続している。ＴＲ４５のコレクタは第１ＴＲ回路１０の
ＴＲｌ８，ｌ９の共通エミッタに接続し、ＴＲ４６のコ
レクタは第肝Ｒ回路１１のＴＲ３Ｏ，３ｌの共通エミッ
タに接続している。駆動ＴＲ４７，４８のエミッタは抵
抗器４９を介して正電圧源に接続し、コレクタは夫々Ｔ
Ｒ４５，４６のベースに接続している。ＴＲ４７のベー
スは、抵抗器５２及び制御信号端子４４を介して、制御
信号発生器（図示せず）に接続し、ＴＲ４８のベースは
基準電圧源（抵抗器５３，５４から成る分圧器）に接続
している。制御信号端子４４に印加される制御信号電圧
が、ＴＲ４８のベースに印加される基準電圧よりも低い
場合には、ＴＲ４７がオンしてＴＲ４８がオフになるの
で、電流スイッチＴＲ４５，４６は夫々オン、オフの状
態になる。
５３，５４から構成される。ＴＲ４５，４６のエミッタ
は直結し、更に定電流源１３のＴＲ５５のコレクタに接
続している。ＴＲ４５のコレクタは第１ＴＲ回路１０の
ＴＲｌ８，ｌ９の共通エミッタに接続し、ＴＲ４６のコ
レクタは第肝Ｒ回路１１のＴＲ３Ｏ，３ｌの共通エミッ
タに接続している。駆動ＴＲ４７，４８のエミッタは抵
抗器４９を介して正電圧源に接続し、コレクタは夫々Ｔ
Ｒ４５，４６のベースに接続している。ＴＲ４７のベー
スは、抵抗器５２及び制御信号端子４４を介して、制御
信号発生器（図示せず）に接続し、ＴＲ４８のベースは
基準電圧源（抵抗器５３，５４から成る分圧器）に接続
している。制御信号端子４４に印加される制御信号電圧
が、ＴＲ４８のベースに印加される基準電圧よりも低い
場合には、ＴＲ４７がオンしてＴＲ４８がオフになるの
で、電流スイッチＴＲ４５，４６は夫々オン、オフの状
態になる。
したがつて、定電流源１３から、ＴＲ４５を介して、第
１ＴＲ回路１０のエミッタ結合ＴＲｌ８，ｌ９の共通エ
ミッタに定電流が供給され、第１入力端子１５に印加さ
れた第１入力信号が増幅されて出力端子１７から取り出
される。一方、制御信号電圧か基準電圧よりも高くなる
と、ＴＲ４７，４８は夫々オフ、オンの状態に切り換わ
るので、定電流がＴＲ４６を介して第肝Ｒ回路１１のＴ
Ｒ３Ｏ，３ｌの共通エミッタに供給される。したがつて
、第２入力端子１６に印加される第２入力信号が増幅さ
れて出力端子１７に現われる。尚、制御信号としては、
一定の高周波（例えば、１ＭＨｚ）で発振する非安定マ
ルチバイブレータの出力を用いてもよい。以上説明した
ように、本発明に係るスイッチ回路は、広帯域にわたり
入力信号を干渉させることなく動作可能である。エミッ
タ結合ＴＲ対１８，１９及び３０，３１の各ＴＲの電力
消費が略零であるので、エミッタ結合ＴＲ対の熱平衡が
常に維持され、熱的不平衡によるドリフト・非直線増幅
歪か防止される。また、抵抗器４２を可変にすることに
より、スイッチ回路全体の利得を容易に可変制御し得る
。３以上の入力信号を切換える場合には第肝Ｒ回路１１
と同等の回路を必要な数だけ追加すればよい。
１ＴＲ回路１０のエミッタ結合ＴＲｌ８，ｌ９の共通エ
ミッタに定電流が供給され、第１入力端子１５に印加さ
れた第１入力信号が増幅されて出力端子１７から取り出
される。一方、制御信号電圧か基準電圧よりも高くなる
と、ＴＲ４７，４８は夫々オフ、オンの状態に切り換わ
るので、定電流がＴＲ４６を介して第肝Ｒ回路１１のＴ
Ｒ３Ｏ，３ｌの共通エミッタに供給される。したがつて
、第２入力端子１６に印加される第２入力信号が増幅さ
れて出力端子１７に現われる。尚、制御信号としては、
一定の高周波（例えば、１ＭＨｚ）で発振する非安定マ
ルチバイブレータの出力を用いてもよい。以上説明した
ように、本発明に係るスイッチ回路は、広帯域にわたり
入力信号を干渉させることなく動作可能である。エミッ
タ結合ＴＲ対１８，１９及び３０，３１の各ＴＲの電力
消費が略零であるので、エミッタ結合ＴＲ対の熱平衡が
常に維持され、熱的不平衡によるドリフト・非直線増幅
歪か防止される。また、抵抗器４２を可変にすることに
より、スイッチ回路全体の利得を容易に可変制御し得る
。３以上の入力信号を切換える場合には第肝Ｒ回路１１
と同等の回路を必要な数だけ追加すればよい。
第１ＴＲ回路１０の一部を第πＲ回路１１等で共用する
ので回路素子数を削減でき、回路構成が簡単になる。特
に入力信号の数が多い場合ほどこの効果は大となる。更
に、回路構成が簡単なので、集積回路（ＩＣ）として製
造するのに適している。ＴＲの導電型は、本実施例と逆
の導電型としてもよいことは勿論である。上述の特徴が
あるため、本発明のスイッチ回路は、２・以上のサンプ
リング回路と一緒に用いて、サンプルされた入力信号の
瞬時電圧を選択的に切り換えて増幅する場合に好適であ
る。以上、本発明の好適な実施例を説明したが、当業者
は用途に応じて上述の実施例の変形変更を行，うことが
できる。
ので回路素子数を削減でき、回路構成が簡単になる。特
に入力信号の数が多い場合ほどこの効果は大となる。更
に、回路構成が簡単なので、集積回路（ＩＣ）として製
造するのに適している。ＴＲの導電型は、本実施例と逆
の導電型としてもよいことは勿論である。上述の特徴が
あるため、本発明のスイッチ回路は、２・以上のサンプ
リング回路と一緒に用いて、サンプルされた入力信号の
瞬時電圧を選択的に切り換えて増幅する場合に好適であ
る。以上、本発明の好適な実施例を説明したが、当業者
は用途に応じて上述の実施例の変形変更を行，うことが
できる。
第１図は本発明のスイッチ回路の基本回路図、第２図は
本発明のスイッチ回路の実用回路図。 １０・・・・・・第１トランジスタ回路、１１・・・・
・・第２１トランジスタ回路、１２・・・・・・帰還回
路、１３・・電流源、１４・・・・・選択スイッチ。
本発明のスイッチ回路の実用回路図。 １０・・・・・・第１トランジスタ回路、１１・・・・
・・第２１トランジスタ回路、１２・・・・・・帰還回
路、１３・・電流源、１４・・・・・選択スイッチ。
Claims (1)
- １ ａ：エミッタ結合の第１及び第２トランジスタと、
該第１及び第２トランジスタに夫々カスコード接続した
第３及び第４トランジスタと、上記第１及び第３トラン
ジスタのベース間に接続した第１ダイオードと、上記第
２及び第４トランジスタのベース間に接続した第２ダイ
オードとを有する第１トランジスタ回路と、ｂ：入力端
を上記第３トランジスタのコレクタに接続したインバー
タと、該インバータの出力端に一端を接続し、他端を上
記第２トランジスタのベースに接続したインピーダンス
素子とを有する帰還回路と、ｃ：エミッタ結合の第５及
び第６トランジスタと、該第５トランジスタにカスコー
ド接続した第７トランジスタとを有する第２トランジス
タ回路と、ｄ：上記第１及び第２トランジスタの共通エ
ミッタ、或いは上記第５及び第６トランジスタの共通エ
ミッタに選択的に接続する定電流源とを具え、上記第６
トランジスタのコレクタ及びベースを夫々上記第２トラ
ンジスタのコレクタ及びベースに接続し、上記第７トラ
ンジスタのコレクタを上記第３トランジスタのコレクタ
に接続して、上記第１及び第５トランジスタのベースに
夫々入力される入力信号の１つに対応する出力信号を上
記インバータの出力端から選択的に出力するようにした
スイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9815880A JPS6042659B2 (ja) | 1980-07-17 | 1980-07-17 | スイツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9815880A JPS6042659B2 (ja) | 1980-07-17 | 1980-07-17 | スイツチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5733830A JPS5733830A (en) | 1982-02-24 |
| JPS6042659B2 true JPS6042659B2 (ja) | 1985-09-24 |
Family
ID=14212313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9815880A Expired JPS6042659B2 (ja) | 1980-07-17 | 1980-07-17 | スイツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6042659B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0220454B1 (de) * | 1985-09-27 | 1990-09-05 | Siemens Aktiengesellschaft | Schaltungsanordnung zur Kompensation des Temperaturganges von Gatterlaufzeiten |
-
1980
- 1980-07-17 JP JP9815880A patent/JPS6042659B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5733830A (en) | 1982-02-24 |
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