JPH03790B2 - - Google Patents
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- JPH03790B2 JPH03790B2 JP19212081A JP19212081A JPH03790B2 JP H03790 B2 JPH03790 B2 JP H03790B2 JP 19212081 A JP19212081 A JP 19212081A JP 19212081 A JP19212081 A JP 19212081A JP H03790 B2 JPH03790 B2 JP H03790B2
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-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
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- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
-
- G—PHYSICS
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- G—PHYSICS
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- G02F2202/104—Materials and properties semiconductor poly-Si
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- Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
本発明は、薄膜素子により形成された、液晶表
示体駆動用アクテイブマトリクス基板に関する。
示体駆動用アクテイブマトリクス基板に関する。
最近、画像表示を目的とした液晶表示体駆動用
アクテイブマトリクス基板の開発が各所で行なわ
れている。特に、透明基板（石英ガラス等）上に
薄膜トランジスタ（以下、TFTと略記）を形成
してこれをスイツチングトランジスタとして用い
る方式のものが注目されている。アクテイブマト
リクス方式による画像表示の一画素に相当する基
本構成単位を第１図に示す。同図において、１０
１，１０２はそれぞれ、ｉ行目、ｉ＋１行目のＸ
側配線（ゲート配線）を、１０３はｉ列目のＹ側
配線（データ配線）を示す。また、１０４はｉ行
ｊ列のスイツチング用TFTを、１０５はアクテ
イブマトリクス基板内に作り込まれた電荷保持用
キヤパシタを、１０６は液晶表示体に相当するキ
ヤパシタを示す。同図に示すアクテイブマトリク
ス基板は、従来、第２図ａ〜ｅに示すごとき工程
で製造されており、最終的に同図ｅのような構造
となつていた。まず、透明基板（石英ガラス等）
２０１上にCVD法でSiO2膜２０２を堆積しホト
エツチによりパターニングを行つて多結晶シリコ
ンの島２０３を形成する。（第２図ａ）前記多結
晶シリコンの表面を酸化してゲート酸化膜を形成
し、更に、第二の多結晶シリコン層２０５を
CVD法で形成する。（第２図ｂ）前記第二の多結
晶シリコン層をホトエツチによりパターニングし
た後、イオン打込みまたは熱拡散によつて不純物
ドープを行う。２０５及び２０６の部分に不純物
がドープされる。（第２図ｃ） 層絶縁膜（SiO2膜等）２０７をCVD法により
堆積させた後、ホトエツチによりコンタクトホー
ル２０８を形成する。更に、配線金属層２０９
（アルミ等）をスパツタまたは蒸着により形成し、
ホトエツチによるパターニングを行う。（第２図
ｄ）液晶駆動電極層（ITO膜等）２１０を形成
し、ホトエツチによるパターニングを行なう。以
上でアクテイブマトリクス基板が完成する。（第
２図ｅ）第２図ｅにおいて２１１の部分にスイツ
チング用TFT（第１図の１０４）を形成してお
り、２１２の部分に電荷保持用キヤパシタ（第１
図の１０５）を形成している。
アクテイブマトリクス基板の開発が各所で行なわ
れている。特に、透明基板（石英ガラス等）上に
薄膜トランジスタ（以下、TFTと略記）を形成
してこれをスイツチングトランジスタとして用い
る方式のものが注目されている。アクテイブマト
リクス方式による画像表示の一画素に相当する基
本構成単位を第１図に示す。同図において、１０
１，１０２はそれぞれ、ｉ行目、ｉ＋１行目のＸ
側配線（ゲート配線）を、１０３はｉ列目のＹ側
配線（データ配線）を示す。また、１０４はｉ行
ｊ列のスイツチング用TFTを、１０５はアクテ
イブマトリクス基板内に作り込まれた電荷保持用
キヤパシタを、１０６は液晶表示体に相当するキ
ヤパシタを示す。同図に示すアクテイブマトリク
ス基板は、従来、第２図ａ〜ｅに示すごとき工程
で製造されており、最終的に同図ｅのような構造
となつていた。まず、透明基板（石英ガラス等）
２０１上にCVD法でSiO2膜２０２を堆積しホト
エツチによりパターニングを行つて多結晶シリコ
ンの島２０３を形成する。（第２図ａ）前記多結
晶シリコンの表面を酸化してゲート酸化膜を形成
し、更に、第二の多結晶シリコン層２０５を
CVD法で形成する。（第２図ｂ）前記第二の多結
晶シリコン層をホトエツチによりパターニングし
た後、イオン打込みまたは熱拡散によつて不純物
ドープを行う。２０５及び２０６の部分に不純物
がドープされる。（第２図ｃ） 層絶縁膜（SiO2膜等）２０７をCVD法により
堆積させた後、ホトエツチによりコンタクトホー
ル２０８を形成する。更に、配線金属層２０９
（アルミ等）をスパツタまたは蒸着により形成し、
ホトエツチによるパターニングを行う。（第２図
ｄ）液晶駆動電極層（ITO膜等）２１０を形成
し、ホトエツチによるパターニングを行なう。以
上でアクテイブマトリクス基板が完成する。（第
２図ｅ）第２図ｅにおいて２１１の部分にスイツ
チング用TFT（第１図の１０４）を形成してお
り、２１２の部分に電荷保持用キヤパシタ（第１
図の１０５）を形成している。
このように従来構造により形成された電荷保持
用キヤパシタは、主に次の二つの理由 (i) ゲート配線（第１図１０１，１０２）とデー
タ配線（第１図１０３）との間のリークを防ぐ
と共に耐圧を確認するため層間絶縁膜（第２図
２０７）の膜厚は10000Å程度と厚くしなくて
はならない。
用キヤパシタは、主に次の二つの理由 (i) ゲート配線（第１図１０１，１０２）とデー
タ配線（第１図１０３）との間のリークを防ぐ
と共に耐圧を確認するため層間絶縁膜（第２図
２０７）の膜厚は10000Å程度と厚くしなくて
はならない。
(ii) 液晶デイスプレイを透過形とするために、光
を通しにくい多結晶シリコン（第２図２０５）
が占める面積はできるだけ小さくしなくてはな
らない。従つて、キヤパシタ面積は小さくな
る。
を通しにくい多結晶シリコン（第２図２０５）
が占める面積はできるだけ小さくしなくてはな
らない。従つて、キヤパシタ面積は小さくな
る。
によりその容量値をある程度以上大きくすること
はできない。（一画素25000μm2の場合、最大
0.2PF程度）現在、比較的簡単で安価な工程によ
り得られるTFTのオフ電流と液晶のリーク電流
との総和の下限値が100pA〜500pAであることを
考えると十分な表示性能を有する画像デイスプレ
イを得るためには、前記電荷保持用キヤパシタ
（第１図１０５）の容量値を現状の10倍程度（一
画素25000μm2の場合2pF程度）とする必要があ
る。
はできない。（一画素25000μm2の場合、最大
0.2PF程度）現在、比較的簡単で安価な工程によ
り得られるTFTのオフ電流と液晶のリーク電流
との総和の下限値が100pA〜500pAであることを
考えると十分な表示性能を有する画像デイスプレ
イを得るためには、前記電荷保持用キヤパシタ
（第１図１０５）の容量値を現状の10倍程度（一
画素25000μm2の場合2pF程度）とする必要があ
る。
本発明の目的は、TFT及び薄膜キヤパシタの
製造工程を工夫することにより上述の要求を満た
し、良好な表示性能を有する液晶表示体用アクテ
イブマトリクス基板の構造を提案することにあ
る。
製造工程を工夫することにより上述の要求を満た
し、良好な表示性能を有する液晶表示体用アクテ
イブマトリクス基板の構造を提案することにあ
る。
以下に、図面（第３図ａ〜ｆ）を用いて本発明
の骨子を説明する。本発明の構造を有するアクテ
イブマトリクス基板は次のごとく製造される。ま
ず、従来同様に透明基板（石英基板等）３０１上
にCVD法でSiO2膜３０２を堆積（デポジシヨン）
した後、その上に第一の多結晶シリコン層３０
３，３０４を堆積する。更に、前記第一の多結晶
シリコン層の上全面にCVD法によりSiO2等の膜
を堆積させた後、ホトエツチによつて前記SiO2
等の膜をパターニングし３０５を得る。次に、３
０５をマスクとし、イオン打込みまたは熱拡散に
よつて不純物をドープする。これにより、不純物
ドープされない多結晶シリコン部分３０３及び不
純物ドープされた部分３０４が得られる。３０３
は、後にTFTのチヤネルが形成される部分であ
る。（第３図ａ）前記第一の多結晶シリコン層を
ホトエツチによりパターニングする。
の骨子を説明する。本発明の構造を有するアクテ
イブマトリクス基板は次のごとく製造される。ま
ず、従来同様に透明基板（石英基板等）３０１上
にCVD法でSiO2膜３０２を堆積（デポジシヨン）
した後、その上に第一の多結晶シリコン層３０
３，３０４を堆積する。更に、前記第一の多結晶
シリコン層の上全面にCVD法によりSiO2等の膜
を堆積させた後、ホトエツチによつて前記SiO2
等の膜をパターニングし３０５を得る。次に、３
０５をマスクとし、イオン打込みまたは熱拡散に
よつて不純物をドープする。これにより、不純物
ドープされない多結晶シリコン部分３０３及び不
純物ドープされた部分３０４が得られる。３０３
は、後にTFTのチヤネルが形成される部分であ
る。（第３図ａ）前記第一の多結晶シリコン層を
ホトエツチによりパターニングする。
３０６，３０７はTFTのソース・ドレインと
なる部分であり、３０８は薄膜キヤパシタの電極
となる部分である。（第３図ｂ） 次に、第一の多結晶シリコン層３０３，３０
６，３０７，３０８の表面を酸化し、TFTのゲ
ート酸化膜３０９及びキヤパシタの絶縁膜３１０
を得る。全面に第二の多結晶シリコン層３１１を
堆積させる。（第３図ｃ） ホトエツチにより前記第二の多結晶シリコン層
３１１のパターニングを行ない、ゲート電極３１
２及びキヤパシタ電極３１３を得る。しかる後、
イオン打込みまたは熱拡散により全面に不純物を
ドープする。この際、３０６，３０７及び３０８
の一部には第３図ａのものと合わせて二重に不純
物ドープが行なわれることになる。また、３０５
のパターン領域が３１２のパターン領域を完全に
包含するようにマスク設計することによりゲート
電極オーバーラツプによるTFTの寄生容量を小
さくすることができる。（第３図ｄ） 層間絶縁膜（SiO2膜等）をCVD法により全面
に堆積させた後、ホトエツチによりコンタクトホ
ール３１８，３１９，３２０を形成する。更に、
金属配線層（アルミ等）をスパツタまたは蒸着に
より全面に形成した後、ホトエツチによるパター
ニングを行なつてパターン３２１，３２２，３２
３を得る。（第３図ｅ） 最後に、液晶駆動電極層（ITO膜等）を全面に
形成した後ホトエツチによるパターニングを行な
つて液晶駆動電極３２４を得る。
なる部分であり、３０８は薄膜キヤパシタの電極
となる部分である。（第３図ｂ） 次に、第一の多結晶シリコン層３０３，３０
６，３０７，３０８の表面を酸化し、TFTのゲ
ート酸化膜３０９及びキヤパシタの絶縁膜３１０
を得る。全面に第二の多結晶シリコン層３１１を
堆積させる。（第３図ｃ） ホトエツチにより前記第二の多結晶シリコン層
３１１のパターニングを行ない、ゲート電極３１
２及びキヤパシタ電極３１３を得る。しかる後、
イオン打込みまたは熱拡散により全面に不純物を
ドープする。この際、３０６，３０７及び３０８
の一部には第３図ａのものと合わせて二重に不純
物ドープが行なわれることになる。また、３０５
のパターン領域が３１２のパターン領域を完全に
包含するようにマスク設計することによりゲート
電極オーバーラツプによるTFTの寄生容量を小
さくすることができる。（第３図ｄ） 層間絶縁膜（SiO2膜等）をCVD法により全面
に堆積させた後、ホトエツチによりコンタクトホ
ール３１８，３１９，３２０を形成する。更に、
金属配線層（アルミ等）をスパツタまたは蒸着に
より全面に形成した後、ホトエツチによるパター
ニングを行なつてパターン３２１，３２２，３２
３を得る。（第３図ｅ） 最後に、液晶駆動電極層（ITO膜等）を全面に
形成した後ホトエツチによるパターニングを行な
つて液晶駆動電極３２４を得る。
以上で本発明の構造を有するアクテイブマトリ
クス基板が完成する。（第３図ｆ）第３図ｆにお
いて薄膜キヤパシタは二つの多結晶シリコン電極
３０８と３１３との間及び多結晶シリコン電極３
１３と駆動電極３２４との間に形成されている。
通常、酸化膜３１０の厚さは層間絶縁膜３１６の
膜厚に比べ十分の一程度に形成される。従つて、
本発明を適用することにより、従来に比較して十
倍以上の容量値を有する電荷保持用キヤパシタを
作り込むことが可能となる。しかも、製造に要す
る工程数及びコストは20％程度の上昇に押さえら
れる。
クス基板が完成する。（第３図ｆ）第３図ｆにお
いて薄膜キヤパシタは二つの多結晶シリコン電極
３０８と３１３との間及び多結晶シリコン電極３
１３と駆動電極３２４との間に形成されている。
通常、酸化膜３１０の厚さは層間絶縁膜３１６の
膜厚に比べ十分の一程度に形成される。従つて、
本発明を適用することにより、従来に比較して十
倍以上の容量値を有する電荷保持用キヤパシタを
作り込むことが可能となる。しかも、製造に要す
る工程数及びコストは20％程度の上昇に押さえら
れる。
上述の如く本発明は、透明基板上に第一シリコ
ン薄膜を堆積し、該第一シリコン薄膜上に第一絶
縁膜を形成し、該第一絶縁膜をパターニング後、
該第一絶縁膜をマスクとし、該第一シリコン薄膜
に不純物を導入する工程、該第一シリコン薄膜を
パターニングし複数の島状領域を形成後、該第一
絶縁膜を除去する工程、該島状領域上に絶縁膜を
形成する工程、該絶縁薄膜上に第二シリコン薄膜
を形成し、該第二シリコン薄膜をパターニングし
ゲート電極、キヤパシタ電極を得る工程、該第二
シリコン薄膜上に層間絶縁膜を形成後、コンタク
トホールを形成し、導電配線層を形成する工程、
該層間絶縁膜上に液晶駆動用透明電極を形成する
工程よりなるようにしたから、薄膜トランジスタ
のゲート絶縁膜とキヤパシタの絶縁膜とを同時形
成することができ、かつ容量のすぐれたNOS薄
膜キヤパシタを形成することができる。
ン薄膜を堆積し、該第一シリコン薄膜上に第一絶
縁膜を形成し、該第一絶縁膜をパターニング後、
該第一絶縁膜をマスクとし、該第一シリコン薄膜
に不純物を導入する工程、該第一シリコン薄膜を
パターニングし複数の島状領域を形成後、該第一
絶縁膜を除去する工程、該島状領域上に絶縁膜を
形成する工程、該絶縁薄膜上に第二シリコン薄膜
を形成し、該第二シリコン薄膜をパターニングし
ゲート電極、キヤパシタ電極を得る工程、該第二
シリコン薄膜上に層間絶縁膜を形成後、コンタク
トホールを形成し、導電配線層を形成する工程、
該層間絶縁膜上に液晶駆動用透明電極を形成する
工程よりなるようにしたから、薄膜トランジスタ
のゲート絶縁膜とキヤパシタの絶縁膜とを同時形
成することができ、かつ容量のすぐれたNOS薄
膜キヤパシタを形成することができる。
第１図は、アクテイブマトリクス基板を用いた
液晶デイスプレイの一画素の構成を説明するため
の図。第２図ａ〜ｅは、従来のアクテイブマトリ
クス基板製造工程を説明するための図。第３図ａ
〜ｆは、本発明のアクテイブマトリクス基板製造
工程を説明するための図。
液晶デイスプレイの一画素の構成を説明するため
の図。第２図ａ〜ｅは、従来のアクテイブマトリ
クス基板製造工程を説明するための図。第３図ａ
〜ｆは、本発明のアクテイブマトリクス基板製造
工程を説明するための図。
Claims (1)
- １ 透明基板上に第一シリコン薄膜を堆積し、該
第一シリコン薄膜上に第一絶縁膜を形成し、該第
一絶縁膜をパターニング後、該第一絶縁膜をマス
クとし、該第一シリコン薄膜に不純物を導入する
工程、該第一シリコン薄膜をパターニングし複数
の島状領域を形成後、該第一絶縁膜を除去する工
程、該島状領域上に絶縁膜を形成する工程、該絶
縁薄膜上に第二シリコン薄膜を形成し、該第二シ
リコン薄膜をパターニングしゲート電極、キヤパ
シタ電極を得る工程、該第二シリコン薄膜上に層
間絶縁膜を形成後、コンタクトホールを形成し、
導電配線層を形成する工程、該層間絶縁膜上に液
晶駆動用透明電極を形成する工程よりなることを
特徴とするアクテイブマトリクス基板の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19212081A JPS5893269A (ja) | 1981-11-30 | 1981-11-30 | アクティブマトリクス基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19212081A JPS5893269A (ja) | 1981-11-30 | 1981-11-30 | アクティブマトリクス基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5893269A JPS5893269A (ja) | 1983-06-02 |
| JPH03790B2 true JPH03790B2 (ja) | 1991-01-08 |
Family
ID=16285998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19212081A Granted JPS5893269A (ja) | 1981-11-30 | 1981-11-30 | アクティブマトリクス基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5893269A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015033738A1 (ja) | 2013-09-03 | 2015-03-12 | 東亞合成株式会社 | 接着剤組成物 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61102628A (ja) * | 1984-10-25 | 1986-05-21 | Sony Corp | 液晶表示装置 |
| JP2589327B2 (ja) * | 1987-11-14 | 1997-03-12 | 株式会社リコー | 薄膜トランジスタの製造方法 |
| JP2590973B2 (ja) * | 1987-11-25 | 1997-03-19 | 日本電装株式会社 | 半導体装置の製造方法 |
-
1981
- 1981-11-30 JP JP19212081A patent/JPS5893269A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015033738A1 (ja) | 2013-09-03 | 2015-03-12 | 東亞合成株式会社 | 接着剤組成物 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5893269A (ja) | 1983-06-02 |
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