JPS6042948B2 - 電子楽器に於ける楽音波形発生装置 - Google Patents

Description

【発明の詳細な説明】 本発明はディジタル的手法により楽音の倍音構造を経時
的に変化させ効果的な音色となる楽音を得る電子楽器に
於ける楽音波形発生装置に関する。

一般に自然楽器から発生される楽音の音色はその周波数
スペクトル（例えば定常状態に於ける倍音構造）に基づ
く波形及び立上りから減衰に至るまでの音量エンベロー
プが重要な要素となるが、実際に自然楽器から発音され
た楽音は、他の種々の要素、例えば金管楽器等に見られ
る発音時の高周波成分の遅れ及び高調波成分の微妙なゆ
らぎ、また撥弦楽器等に見られる発音時のノイズ成分の
重畳及び減衰時の高調波成分の急速な消滅等による経時
的な倍音構造の変化によつて楽器特有な特徴と持つので
ある。

そこで、電子楽器から発音される楽音から電気信号によ
る味けなさを除去し、自然な感じを与える為には波形及
び音量エンベロープの他に上述した経時的な倍音構造の
変化を与える必要がある。ところが、従来提供されてい
る電子楽器にあつて例えば電子オルガンでは各音毎に倍
音構造の変化を与えるものはなく、一義的に定まつた楽
音波形に単に音量エンベロープを重畳するものであり、
また予めピアノ或いはチエンバロ等の楽音がプリセット
されているものにあつてもその楽音波形は予め設定され
た単一の波形のものである。

更・に、単音楽器であるシンセサイザーにあつては例え
ばＶＣＦ（電圧制御型フィルタ）等のアナログ的フィル
タ操作により濾波帯域を経時的に変化させるものである
が、その変化の方向は「低周波→高周波」或いは「高周
波一低周波」等比較的単純・な操作であり、より自然な
惑じを表現するには更に種々の効実装置を用いなければ
ならない。しかも、和音演奏を可能とするものてはフィ
ルタ及び効実装置を各キーに対して設けなければならす
回路構成が複雑化、大型化するのみならず極めて高価な
楽器となつてしまうのである。この様に、従来の電子楽
器では倍音構造そのものに対する経時的変化はアナログ
的技術を用いて行うのであり、そのまま和音演奏の適用
するには種々の問題があり、結局各音毎に倍音構造に経
時的変化を与え且つディジタルに技術を用いてＬＳｌ（
大規模集積回路）化に好適な楽音波形設定技術は未だ確
立されていないのが現状である。

本発明は上記の点に鑑みて成されたもので、顕著に倍音
構造の経時変化を与え効果的な音色の楽音を得ることが
出来る電子楽器に於ける楽音波形発生装置を提供するも
のである。

以下本発明に係る電子楽器の楽音波形発生装置の一実施
例を図面に基づいて詳述する。

先ず、本システムの楽音波形発生装置の基本概念を第１
図の原理構成図に関連して説明することにする。第１図
に於いて、１は図示せぬ演奏キー群（例えば４オクター
ブ、１暗階の基本音域を可能とする４８個の音高キー）
の各キー操作に対応して夫々異なる音高入力コードを記
憶する音高入力コードレジスタであり、この音高入力コ
ードは音高クロック周波数制御回路２に供給される。従
つて、この制御回路２からは音高入力コードの夫々に応
じて異なる音高クロック周波数信号が発生され、楽音波
形の基本１サイクルの周期を複数ステップで計数する周
期計数回路３に計数歩進信号として供給する。周期計数
回路３は好ましくはバイナリに計数動作する計数器て構
成されるもので、本例ではｒ１』１２ｊｒ４」９ｒ８ｊ
ｒ１６」９ｒ３２」９ｒ６４ョ，１１２８ョでウェイト
付けされた８ビットでな．り、ｗ進数のＲＯョ〜Ｒ２５
５Ｊ迄の１２５６ョの計数状態を得る回路であり、これ
によつて楽音波形の基本１サイクルがＲ２５６ョ進の各
計数値に対応するＲ２５６ョの計数ステップで表わされ
ることになる。そして、このＲ２５６Ｊの計数ステップ
は、１以上の特定ステップ数を１つの単位としてブロッ
ク化され、１サイクルがｍブロックに分割されるように
なる。即ち、この例ではｍ＝１６のＲｌ６Ｊブ咄ンクに
分割され、１つのブロックは１１６ョの計数ステップ（
１０進数のＲＯＪ−Ｒｌ５Ｊの計数状・態）で表わされ
るようになり、従つて周期計数回路３のＲｌ６Ｊ，ｒ３
２Ｊ，ｒ６４Ｊ，ｒｌ２８Ｊのウェイト段で表わされる
４ビットの計数値状態を時間的推移に伴うＲｌ６ョのブ
ロックのアドレスとして対応付けることができ、それを
第１表に示してある。周期計数回路３の８ビットの各段
の出力は前記・音高クロック周波数制御回路２に供給さ
れ、後述詳述される様に前記音高入力コードに対応した
音高クロック周波数信号の出力周波数制御を行わせしめ
るようになる。更に、周期計数回路の上位４ビット（ウ
ェイトＲｌ６ョ，Ｒ３２Ｊ，ｒ６４Ｊ，ｌｌ２８ョ）の
”出力はデコーダ４を介して１６ブロックのブロックア
ドレス信号としてブロック毎の波形プログラム指定部５
に供給される。この波形プログラム指定部５は１周期の
楽音波形のＲＯＪ−Ｒｌ５ョで示される。ブロックアド
レスの夫々での波形の立上り、立下りの振幅の変化量（
本例ではＲＯＪ，ｌｌｊ，ｒ２Ｊ，ｒ４ｊの絶対値）を
＋（アップ）、一（ダウン）を伴つて指示するもので、
この振幅の変化量（微分値）を微分係数と呼ぶことにす
る。波形プログラム指定部５でブロックアドレス毎に指
定される微分係数値及び１＋ョ，ｒ−ョの指定信号はデ
コーダ４からのブロックアドレス信号に同期して順次出
力され、乗算回路６に供給される。又、乗算回路６には
演奏キーの操作時からの時間経過に伴つて演奏音量を増
大若しくは減少させる為の音量制御をディジタル的に制
御する音量曲線作成カウンタ（以下エンベロープカウン
タと呼ふ）７の制御値（カウンタの計数値）が供給され
、結局、波形プログラム指定部５の微分係数値とその１
＋Ｊ，ｒ−ョ指示に従つてブロックアドレスに同期して
乗算されることになる。前記エンベロープカウンタ７は
後述される各種音量曲線（以下エンベロープと呼ぶ）モ
ードのうちの選択指示された１つのモードに従つて指定
クロック（エンベロープクロックと呼ぶ）を、後述する
アタツク、デイケイ、リリースの夫々の音量制御状態に
応じてアップ若しくはダウン計数制御するものである。
つまり、エンベロープカウンタ７の計数値は１０ョ〜Ｒ
３ｌョの整数値であり、これはエンベロープ係値（Ｅて
表わす）と呼ぶことにする。エンベロープモードの１つ
の例を第２図に示す。而して、波形プログラム指定部５
でブロックアドレス毎にあらかじめ指定された前記微分
係数値は第２図で示した当該のエンベロープ係数値Ｅの
整数倍を１＋ョ又は１−ョを伴つて指示するように指定
されるもので、その動作として前記乗算回路６で士（微
分係数値×エンベロープ係数値Ｅ）が行われるのである
。即ち、第３図はその一例を図解したもので、楽音波形
１周期のブロックアドレス１０ョ〜Ｒｌ５Ｊの夫々のブ
ロックの微分係数値に対するエンベロープ係数値Ｅとの
関係を示しており、従つて、エンベロープモードが第２
図の場合に於けるエンベロープ係数値ＥがＲ５．Ｊ，ｒ
ｌＯョ，Ｒ２Ｏョ，Ｒ３Ｏョの時点（第２図の×印で示
した）での音量制御値を含んだ楽音波形の相対的大きさ
の変化量は第４図Ａ，Ｂ，Ｃに示した如くになる。勿論
、楽音波形の相対的変化は時間経過に伴う当該エンベロ
ープ係数値Ｅによつて逐次推移していくのである。尚、
本例ではブロックアドレスＲＯＪのみは微分係数値Ｊ＋
ョ，１−ョの指定−は行われす常に変化量は零となつて
いる。前記乗算回路６の出力はアダー８の一方入力側に
供給され、更にアダー８の出力は累積器９を介してアダ
ー８の他方入力側に帰還されるもので、従つて前回のブ
ロックの乗算出力値に対して今回．のブロックの乗算出
力値である変化量が累算されるもので、結局、前述した
第３図、第４図Ａ，Ｂ，Ｃの楽音波形図はこの累算器９
の出力として取り出されるのである。

そして、累算器９の出力はＤ／Ａ変換（ディジタル−ア
ナログ変換）器１０を介してスピーカ１１により操作さ
れた演奏キーに対応する音高として発音されるのである
。この様に、楽音波形の設定は、１サイクルの楽音波形
の複数ブロックに分けてブロック毎の波形の立上り、立
下りの前記微分係数値を任意に指示出来、しかも同時に
前記エンベロープ係数値との関係において音量制御をも
行うようになるものである。次に、上記の概念を念願に
おいて本発明の具体的な構成例を詳述するものであるが
、それに先だつて以下の図面で用いられている論理記号
についての説明を第５図Ａ，Ｂ，Ｃ，Ｄ，Ｅに示すもの
であり、その中には各論理記号に対応する論理式、真理
値表、一般的論理記号が、又、組合わせ回路例が記され
てい？。

そこで特に注意を要することは、オアゲート及びアンド
ゲートの入力ラインに付されたインバータ記号はそのゲ
ートのみにしか有効でないということであり、詳細は各
図の組み合わせ回路例を参照されたい。第６図は第７図
Ａ，Ｂ，Ｃ，Ｄの図面結合状態を示してある。

第７図Ａに於いて、２０は４ビットＣｌＪ，ｒ２ョ，Ｒ
４ｊｒ８Ｊウェイト）の入出力端を有し、矢印方向に４
ビットパラレルにシフトする８本のラインメモリで構成
される音階コードレジスタ、２１は２ビットσ１Ｊ，ｒ
２ョウエイト）の入出力端を有し矢印方向に２ビットパ
ラレルにシフトする８本のラインメモリで構成されるオ
クターブコードレジスタであり、夫々操作された演奏キ
ーに対応する音階入力コード、オクターブ入力コードを
記憶するようになる。即ち、後述される演奏キーの操作
に関連する入力指示信号の発生に同期して対応する音階
入力コード、オクターブ入力コードがアンドゲート２２
〜２７、オアゲート２８−１〜２８−４、オアゲート２
９，３０を介して夫々音階コードレジスタ２０、オクタ
ーブコードレジスタ２１に入力されるのである。そして
、入力された音階コード、オクターブコード（以下音高
コードと呼ぶ）はシフトパルスφｏ （本システムの基
本クロックである）によつて順次矢印方向にパラレルシ
フトされ、８φｏのシフト時間後に各出力端より夫々イ
ンヒビツトゲート３１−１〜３１−４及びインヒビツト
ゲート３２，３３を介して再び循環入力される所謂ダイ
ナミックシフト動作を行うものである。そして、新たな
入力指示信号に同期してインヒビツトゲート３１−１〜
３１−４及びインヒビツトゲート３２〜３３を閉じるこ
とにより各レジスタ２０，２１にある音高コードは消去
されるように制御される。また、音階コードレジスタ２
０、オクターブコードレジスタ２１は８本のラインメモ
リを有している為、例えば最大８通りの演奏キーを同時
に操作しても入力指示信号に同期して対応する音階入力
コード、オクターブ入力コードをタイミング順位に従つ
て順次入力させ夫々をダイナミックシフト循循保持する
ことができるのである。

つまり、８つの音を時分割的に制御するのである。本シ
ステムにおける音階コード、オクターブコードは第２表
及び第３表に記されるものである。３４は楽音波形の１
周期（サイクル）を、前記音階コードレジスタ２０、オ
クターブコードレジスタ２１に循環記憶されている音階
コードに従つて夫々周期計数する周期計数レジスタで、
前述の音階コードレジスタ２０、オクターブコードレジ
スタ２１と同様に矢印方向にシフトパルスφ。

によつて順次ダイナミックにシフトする８本のラインメ
モリを有して構成されている。この周期計数レジスタ３
４は基本的には楽音波形の１サイクルを時間的推移に伴
つてＲｌ６ョのブロックに分割する為に各ブロックのア
ドレスに対応する計数値を記憶する４ビット托進（第１
表に示したＲＯョ〜Ｒｌ５ョのＲｌ６Ｊブロックのブロ
ックアドレスに対応する）からなるブロック計数レジス
タ３４−１と、このブロック計数歩進を指令する加算タ
イミング信号を取り出す為に後述詳述されるブロック毎
のステップ数制御を行なう４ビット托進の周期計数レジ
スタ（ＴＣレジスタ）３４−２及びブロック計数レジス
タ３４−１のサイクル毎に計数歩進される３ビット８進
のサイクル数レジスタ３４−３から構成されてなる。ブ
ロック計数レジスタ７３４−１及びサイクル数レジスタ
３４−３の各出力から発生する各ラインメモリの計数内
容は後述するブロック毎の波形プログラム指定部３５を
そのまま通過し、第７図Ｂのアダー３６更には循環ゲー
トであるインヒビツトゲート３７−１〜３７７−７を介
して夫々ダイナミックに循環保持されるもので、この循
環サイクルにおいてバイナリに計数歩進するアダー３６
は前述した加算タイミング信号発生時に１＋１Ｊ歩進さ
れるのである。また、ブロック計数レジスタ３４−１の
４ビット）（ＲｌＪ，ｒ２ョ，Ｒ４ョ，Ｒ８ョウエイト
）出力（第８図ａ参照）はＲｌ６ョのブ咄ンクアドレス
の中の特定ブロックアドレスを検出する為のブロック状
態検出回路３８に供給され、その出力９より第８図ｂに
示したＲＯョプロツクアドレス信号が、出力・１，２，
３，４より夫々第８図に示した出力信号が取り出される
。その中て出力１〜４は後述詳述される音階毎のステッ
プ補正数を決める音階ステップマトリックス回路３９に
供給される。即ち、ブロック状態検出回路３８の出力９
はインバーテノイドアンドゲート３８−１、インヒビツ
トゲート３８−２，３８−３を順次直列に接続すること
によつてウェイトｒ１ョ，Ｒ２Ｊ，ｒ４ョ，Ｒ８Ｊが共
に゜“０゛である〔Ｔ−Σ・Ｔ−Ｔ〕の条件にてＲＯＪ
ブロックアドレス信号を、出力１はウェイトＲｌＪの出
力をそのまま取り出し奇数ブロックアドレス信号を、出
力２はウェイト１１Ｊが′４『゛で且つウェイトＲ２Ｊ
が“１゛である〔了・２〕の条件をとるインヒビツトゲ
ート３８−４によりＲ２ョ，Ｒ６ョ，ＲｌＯ．Ｊ，ｒｌ
４ョプロツクアドレス信号を、出力３はウェイトＲ４Ｊ
が゜゜１゛で且つウェイトＲ２ョ，ｒ１ョが共に゜゛Ｏ
゛である〔４・ｌ・了〕の条件を取る為にインヒビツト
ゲート３８−５，３８−６を順次直列接続してＲ４，ｒ
ｌ２Ｊブロックアドレス信号を、出力４はウェイトＲ８
Ｊが６′ｒ′でウェイトＲ４Ｊ，ｒ′２Ｊｒ１Ｊが“゜
０゛である〔８・Ｔ−】・Ｔ〕の条件を取る為にインヒ
ビツトゲート３８−７〜３８−９を順次直列接続しＲ８
Ｊブロックアドレス信号を夫々出力するのである。一方
、同期計数レジスタ（ＴＣレジスタ）３４−２の４ビッ
ト各段の出力はアダー４０の入力へ、このアダー４０の
５ビット各段の出力は減算器（サブトラクター）４１に
接続され、更にサブトラクター４１の４ビット出力は循
環制御ゲートであるインヒビツトゲート４２−１〜４２
−４を介して夫々対応するビット段の入力側に帰還され
るようになつている。

また同期計数レジスタ３４一２の各段出力は前記したア
ダー３６に供給される加算タイミング信号を各オクター
ブに応じて出力する加算タイミング発生回路４３及び１
し，Ｒ２．，ｒ４Ｊウェイトの３ビットの出力は後述す
るウェイトシフト回路４４に供給される。更に、この加
算タイミング発生回路４３及びウェイトシフト回路４４
には前記オクターブコードレジスタ２１から出力される
２ビットの出力状態により第１〜第４のオクターブ信号
０１〜０４を発生するオクターブコードデコーダ４５の
出力信号が結合される。即ち、オクターブコードデコー
ダ４５のインバーテイドアンドゲート４５−１は第１オ
クターブ信号０１を、インヒビツトゲート４５−２は第
２オクターブ信号０２を、インヒビツトゲート４５−３
は第３オクターブ信号０３を、アンドゲート４５−４は
第４オクターブ信号０４を夫々前記した第３表に示しだ
コード状態を検出することによつて出力するものである
。オクターブ信号０１〜０３は加算タイミング発生回路
４３のアンドゲート４３−１，４３−２，４３−３に夫
々供給され、オクターブ信号０。はウェイトシフト回路
４４のアンドゲート４４−１に、オクターブ信号０３は
アンドゲート４４−２と４４−３に、オクターブ信号０
４はアンドゲート４４−４，４４−５及び４４−６に供
給される。加算タイミング発生回路４８のアンドゲート
４３−１には同期計数レジスタ３４−２のｒ１ョ，Ｒ２
Ｊ，ｒ４ョウエイトの出力信号がオアゲート４３−４，
４３−５を介して結合され、オアゲート４３−４から出
力されるＲ２Ｊ，ｒ４ョウエイトの出力信号はアンドゲ
ート４３−２に、更にＲ３．Ｊウェイトの出力信号はア
ンドゲート４３−３に結合されてなる。また、これらア
ンドゲートの出力はインヒビツトゲート４３−６，４３
−７、インバーテツドアンドゲート４３−８に夫々結合
され、更にインバーテツドアンドゲート４３−８にはウ
ェイトＲ８Ｊの出力信号が結合されてなる。そして、こ
れらインバーテツドアンドゲート４３−８の出力はイン
ヒビツトゲート４３−７へ、更にインヒビツトアンドゲ
ート４３−７の出力はインヒビツトゲート４３−６に直
列的に接続され、インヒビツトゲート４３−６の出力よ
り前記した加算タイミング信号を得るようになる。即ち
、第９図に１つのラインメモリでの同期計数レジスタ３
４−２の計数状態（第９図ａ）で示してある図面から理
解される様に、加算タイミング発生回路４３における出
力ライン５，［株］，６に夫々出力された第９図ｂに示
した出力信号はオクターブコードデコーダ４５からのオ
クターブ信号０１〜０４の夫々の発生出力に同期してイ
ンヒビツトゲート４３−６の出力４より第９図ｃの出力
信号として取り出されるのである。つまり、第１オクタ
ーブ信号０１では同期計数レジスタ３４−２が１０Ｊ計
数時のみ、第２オクターブ信号０２ではＲＯＪ．ｌ５ｒ
ｌＪの計時のみ、第３オクターブ信号０３ではＲＯョ〜
１３Ｊの計数時のみ、第４オクターブ信号０４ではＲＯ
Ｊ−Ｒ７ョの計数時のみ加算タイミング発生回路４３よ
り加算タイミング信号として出力されるのである。そし
て、このように得られた加算タイミング信号はアダー４
０に１＋８Ｊ加算指令信号として、またアンドゲート４
６−１〜４６−４にゲート開放信号として供給されると
共に第７図Ｂのアダー３６に０＋１Ｊ加算指令信号とし
ても印加される。一方、オクターブ信号０１，０２，０
３，０４は前記加算タイミング発生回路４３を通過して
第７図Ｂにおける前記サブトラクター４１に夫々０−１
．Ｊｒ−２ョ，ｒ−４，ｒ−８Ｊの指令信号として供給
される。

従つて、周期計数レジスタ３４−２→アダー４０→サブ
トラクター４１→同期計゛数レジスタ３４−２の循環ル
ープ内では、基本的には同期計数レジスタ３４−２から
出力される計数記憶値に対してアダー４０にて前記加算
タイミング信号に同期して１＋８Ｊ加算され、更にその
加算結果はオクターブ信号０１〜０４に応じた数値（オ
クターブ信号０１では１−１３オクターブ信号０２では
０−２．ｊ．オクターブ信号０３では１−４ョ、オクタ
ーブ信号０４では１−８Ｊ）で減算される動作が行われ
るのである。そして、アダー４０には前記加算タイミン
グ信号の発生に同期して開放されるアンドゲート４６−
１〜４６−４から音階に応じたステップ補正数が前記ブ
ロック計算レジスタ３４−１のブロック計算状態に応じ
て前記音階ステップマトリックス回路３９より供給され
るのである。即ち、楽音波形の１サイクルは時間推移に
伴つてＲｌ６ョのブロックアドレスからなり、各ブロッ
クアドレスは基本クロックφｏの８倍以上のクロック数
（基本クロック周期の８倍の周期以上）からなることに
なる。この基本クロックφ。の１発が楽音波形の１ステ
ップに相当し、結局各ブロックアドレスは８ステップ以
上ということになる。楽音波形１サイクルのＲｌ６Ｊブ
ロックアドレス中の夫々が８ステップで総計１２８ステ
ップ数とする場合が本システムにおける最高音である。
（実際には後述から解る様に本システムでは１３０ステ
ップ数を最高音（Ｃ＃７）としている）而して、最高音
のステップ数から１オクターブ下迄の間の各音階間のス
テップ数を”２１Σの開係になるように増やすことによ
り、順次音階に応じて長い周期となり低い音を得ること
になる。この音階に応じたステップ補正数が次に説明す
る音階ステップマトリックス回路３９に組み込まれてい
る。第７図Ｂの音階ステップマトリックス回路３９には
前述したブロック状態検出回路３８の出力１，２，３，
４の出力信号及び前記音階コードレジスタ２０の４ビッ
ト出力が入力される。

そして、この音階ステップマトリックス回路３９には第
２表に示した１暗階の夫々のコード状態を検出するアン
ド機能マトリックス回路３９−１が設けられており、音
階に対応した１２の出力ライン１〜Ｏ（図に表わされて
いるＣ音階検出ライン〜Ｃ＃音階検出ライン）が取り出
され、第１のオア機能マトリックス回路３９−２、第２
のオア機能マトリックス回路３９−３を通過してアンド
ゲート３９−４〜３９−１４に結合されている。第１の
オア機能マトリックス回路３９−２は各音階毎にＣ−Ｃ
＃の順にＲＯ，Ｏ，ｌ，ｌ，２，２，３，４，５，５，
６，７ョのステップ加数を出力ラインＸｌ，Ｘ２，Ｘ３
の３本よりなるコード状態で出力するものでそのステッ
プ加数は音階毎にＲｌ６Ｊブロックの夫々に加数される
のである。即ち、第４表に示した如くである。第２のオ
ア機能マトリックス回路３９−３は楽音波形の１サイク
ルの各音階に対してステップ補正加数を与える為の回路
であり、その場合、ステップ補正加数値を複数のブロッ
クアドレスに対してならして平均的に加えるためにブロ
ック状態検出回路３８から出力される１〜４の出力を各
音階に応じて選択するもので、第８図ｄに示した如く音
階り応じて゜“Ｏ゛印で示したブロックアドレスが選択
される。

その選択信号は音階に応じた前記アンドゲート３９−４
〜３９−１４に供給されるようになる。更に、アンドゲ
ート３９−４〜３９−１４の出力はオアゲート３９−１
５〜３９−２５の直列回路に接続され、最終オアゲート
３９一２５の出力ラインＸ４から音階毎にＲｌＪ〜Ｒｌ
５Ｊのうちの選択されたブロックアドレスに１＋１Ｊ補
正信号が出力される。即ち、音階ステップマトリックス
回路３９から出力されるステップ補正数は（ステップ加
数＋ステップ補正加数）てある。なお、オアゲート３９
−１５の一端には゜“０゛信号が供給されるので、アン
ドゲート３９一４の出力が直接オアゲート３９−１５か
ら得られる。而して音階ステップマトリックス回路３９
の出力ラインＸｌ，Ｘ２，Ｘ３，Ｘ４からの出力信号は
前記ブロック状態検出回路３８から出力される１０ョプ
ロツクアドレス信号の発生時以外でゲートの開かれるイ
ンヒビツトゲート４７−１〜４７一４に供給される。イ
ンヒビツトゲート４７−１〜４７−３は夫々対応するオ
アゲート４８−１〜４８−３を介して夫々アンドゲート
４６−２〜４６−４に供給されると共にインヒビツトゲ
ート４７−４の出力はアンドゲート４６−１に供給され
てなる。従つてＪＯョブツクアドレス信号以外では前記
加算タイミング信号の発生に同期して１＋８Ｊと共に前
記したブロックアドレス毎のステップ加数及び選択され
たブロックアドレスに対して、１＋１Ｊされるステップ
補正加数がアダー４０に加算信号として供給されること
になる。また、ブロック状態検出回路３８から出力され
るＲＯｊブロックアドレス信号発生時にはオアゲート４
８一牡アンドゲート４６−３を介して１＋２ョ補正値が
印加され前記加算タイミング信号の発生に同期して１＋
８ョ加算と共に加算されることになる。結局、アダー４
０に供給される音階によるブロックアドレス毎の加算値
は最高オクターブ（第４オクターブ信号０４）で第１０
図に示す如くになり、更に、この値がブロックアドレス
内のステップ数（基本クロック数）に対応するようにな
るもので、各音階の楽音波形の１サイクルのステップ数
が同じく第１０図に右欄に示してある。即ち、各音階間
のステップ数が１２１Σの関係となつているのである。
勿論、アダー４０に供給される前述した加算タイミング
はオクターブ信号０１〜０４に応じて異なり且つサブト
ラクター４１で減算される値もオクターブ信号０１〜０
４によつて異なり、オクターブが低くなる（オクターブ
信号０１方向）に従つて楽音波形の１サイクルの周期が
長くなるのである。而して、前記周期計数レジスタ３４
及び音階コードレジスタ２０、オクターブコードレジス
タ２１は８本のラインメモリを有し、各レジスタの矢印
方向の１サイクルは８φｏのシフトパルスで１循する為
、楽音波形の制御は１循毎にしか制御できないのが通常
の考え方であるが本システムによれば以下に述べるシフ
トメモリを用いることによりレジスタの１循内の任意の
位置での制御が可能となる。

即ち、本システムでは第７図ｃにおける出力音発生部側
（Ｄ／Ａ変換回路の直前）に８本のラインメモリを矢印
方向に併設し、基本クロックφ。でシフト動作するシフ
トメモリ４９を設けてなる。このシフトメモリ４９は第
７図Ａに於ける前述したウェイトシフト回路４４から出
力される３ビット（Ｒｌ．Ｊ，ｒ２ｌｌ４ョウエイト）
で表・わされるコードによつて８本のラインメモリのい
ずれかがアドレス指定されるようになつており、出力側
に近いラインメモリから順にアドレスＲＯＪ−Ｒ７ョに
なつている。即ち、このアドレス指定により最大８φｏ
シフトタイムの遅延が可能となるのである。また、この
シフトメモリ４９のアドレスは第７図Ａの加算タイミン
グ発生回路４３から出力される加算タイミング信号が第
７図Ｃのアンドゲート５０，５１を介して供給されたと
きのみ指定されるのであり、このシフトメモリ４９に印
加されるアンドゲート５１の出力信号をイネーブル信号
とを呼ぶ。第７図Ａに於けるウェイトシフト回路４４の
アンドゲート４４−１，４４−３及び４４−６には同期
計数レジスタ３４−２のウェイトＲｌＪの出力が、アン
ドゲート４４−２及び４４−５にはウェイトＲ２Ｊの出
力が、アンドゲート４４−４にはウェイトＲ４ョの出力
が印加され、そして、アンドゲート４４−６は出力ライ
ンＹ１へ、アンドゲート４４−３と４４−５はオアゲー
ト４４−７を介して出力ラインＹ２へ、アンドゲート４
４一４と４４−５はオアゲート４４−８及びアンドゲー
ト４４−１の出力が供給されるオアゲート４４一９を介
して出力ラインＹ４へ結合される。

即ち、この出力ラインＹｌ，Ｙ２，Ｙ４で表わされる３
ビット出力は前記シフトメモリ４９にアドレス指定コー
ドとして供給されるようになり、同期計数レジスタ３４
−２の出力はオクターブ信号０１〜０４に応じて第５表
に示したアドレス指定となるのである。そして、後述詳
述される”λく（′−（７）１ｉ■ｉ殆ンードレスのラ
インメモリよりアダー５２からの出力値が順次φ。

パルスでシフトアップしたシフトメモリ４９の出力より
取り出される。こめ様に、音階毎の楽音波形の１サイク
ルは基進クロックφ。

を単位とするステップできざまれ、各音階で異なるステ
ップ数となるもので、その音階毎の周期作成のより理解
の為に第１１図Ａを用いて動作説明することにする。第
１１図Ａの動作は第１０図に示した最高オクターブの０
４とし音階名が“Ｃ゛の場合である。周期計数レジスタ
３４が１０Ｊで初期状態にある時点で加算タイミング発
生回路４３から加算タイミング信号が出力される為、ブ
ロック状態検出回路３８からのＲＯョプロツクアドレス
信号に同期してオアゲート４８一牡アンドゲート４６−
３を介して１＋２Ｊ補正値力げ＋８Ｊ加算指令と共に与
えられることになり、従つてアダー４０にて（イ）＋１
０）の加算が行われる。この加算値１０はサブトラクタ
ー４１て第４オクターブ信号０４により１−８Ｊ減算さ
れ、減算出力値Ｒ２Ｊが同期計数レジスタは３４−２に
帰還される。また、加算タイミング信号はアダー３６に
１＋１ｊ加算指令として供給されると共にイネーブル信
号として第７図Ｃのシフトメモリ４９にも与えられる。
この時シフトメモリ４９のアドレスは１０ョであり直ち
にシフトメモリ４９のラインメモリＲＯョから後述する
アダー５２の出力値が出力可能な出力タイミング状態に
ある。次に８φｏシフトタイム後には同期計数レジスタ
３４−２からＲ２ョが出力され、ブロック計数レジスタ
３４−１から１Ｌが出力される（夫々第１１図Ａ（７）
Ｂ，ｅ参照）。この時点ではブ七ツク計数レジスタ３４
−１の出力はｒ１ョであるため音階ステップマトリック
ス回路３９にブロック状態検出回路３８の１出力が印加
されるが音階゛゜Ｃ゛ではこのマトリックス回路３９か
らは出力信号は発生せず、従つてアダー４０にはステッ
プ補正数は与えられず、加算タイミング信号に同期して
１＋８Ｊ指令のみが供給されることになり、結局（２＋
８）の加算が行われる。更にサブトラクター４１で１−
８Ｊ減算され結局減算出ｌ力値Ｒ２Ｊが同期計数レジス
タ３４−２に帰環される。また、加算タイミング信号に
同期してアダー３６に１＋Ｌ信号が供給され加算値Ｒ２
ョがブロック計数レジスタ３４−１に帰環される。更に
この加算タイミング信号は前記シフトメモリ４９にイネ
ーブル信号として印加され、同期計数レジスタ（ＴＣ）
３４−２の出力値Ｒ２Ｊがウェイトシフト回路４４に供
給される為、その出力Ｙ２より゜゜１゛信号が取り出さ
れ第５表から解るように、シフトメモリ４９のアドレス
Ｒ２ョを指定す１ることになる。これによつてブロック
アドレス１しの出力タイミングは第１１図Ａ（７）ｉか
ら解る様に２φｏシフトタイム遅れてシフトメモリ４９
から出力される状態となる。即ち、ブロックアドレスＲ
ＯＪ（５ｒ１Ｊの間は１０ステップとなるの・である。
以下同様な動作が繰り返され、音階６４Ｃ１゛では以下
のブロックアドレス間は８ステップ間隔となり第１０図
に示した如き、楽音波形の１サイクルは１３０ステップ
数となるのである。また、第１１図Ｂ，Ｃには夫々同じ
く第４オクター″ブ信号０４での音階゜“Ｂ゛゜゜Ｃ＃
゛についての動作説明が第１１図Ａの状態図と同様にし
て示してある。第１２図は第７図Ｃてのシフトメモリ４
９及びアダー５２の詳細を示したもので、４９−１〜４
９−８は夫々１０ビットからなる８本のラインメモリ（
４９−４〜４９−７は図面上ては省略）て、基本クロッ
クφ。でシフトする。各ラインメモリ４９−１〜４９−
８の入力側には入力制御回路４９−９〜４９−１６が設
けられ、図面中には簡略化の為に１ビットのみについて
のゲート回路が示されているが全てのビットが同様なゲ
ート回路からなつているのである。又、このシフトメモ
リ４９のデコーダ４９−１７には第７図Ａのウェイトシ
フト回路４４のＹｌ，Ｙ２，Ｙ３の３ビットのアドレス
指定信号が印加され、ここで１０ョ〜Ｒ７ｊのアドレス
指定が行われる。即ち、アドレスＲＯョ〜Ｒ７ｊの順に
ラインメモリ４９−１〜４９−８が対応付けられている
のである。而して、アドレスＲＯＪ−Ｒ７Ｊの指定信号
はイネーブル信号が供給されるアンドゲート４９−１８
〜４９一２５に与えられ、その出力は入力制御回路４９
一９〜４９−１６に供給される。入力制御回路４９−９
〜４９−１６は指定されたアドレスのラインメモリから
前記アダー５２の出力を入力させ、順次出力側にシフト
させるものである。そしてラインメモリ４９−１の出力
より出力アダー４９−２６、ラッチ回路４９−２７を介
してＤ／Ａ変換回路（第１図参照）に供給するのである
。又、ラッチ回路４９−２７の出力は出力アダー４９−
２６に循環されることにより累算されるようになる。更
にラインメモリ４９−１〜４９−８の指定されたアドレ
スに対する直前のラインメモリの出力はオアゲート４９
−２８（１ビットのみを示してある）を介してアダー５
２の対応するウェイト段に印加される。次に、第７図Ａ
の５３は同期セットレジスタで１ビットのラインメモリ
が８本直列に接続されてなり、５４はエンベロープレジ
スタで７ビットＣＬ９ｒ′２」９ｒ４」９ｒ８」９ｒ１
６」９ｒ３２」９ｒ６４」ウェイト）のラインメモリが
８本矢印方向に併設接続されて構成されているもので、
いずれもシフトパルスφ。

に同期して順次矢印方向にシフトされる。要するに、前
記音階コードレジスタ２０、オクターブコードレジスタ
２１、周期計数レジスタ３牡同期セットレジスタ５３、
エンベローブレージスタ５４は夫々のラインメモリが対
応付けられており、即ち、音階コードレジスタ２０、オ
クターブコードレジスタ２１から出力される音高コード
に対しては、これに対応した制御出力が周期計数レジス
タ３牡同期セットレジスタ５３、エンーベローブレジス
タ５４から発生される状態におかれているのである。前
記エンベロープレジスタ５４のＲＬ，ｒ２．Ｊ，ｒ４Ｊ
，ｒ８ョ，１１６Ｊウェイトの５ビット出力によつて表
わされるＲＯＪ−Ｒ３ｌョの３２通りの計数値でもつて
エンベロープ係数値が指示されＪ３２．Ｊ，ｒ６４Ｊの
ウェイトの２ビットはエンベロープのアタック、デイケ
イ、リリース及びクリアの４つのエンベロープ状態を示
すものである。而して、エンベロープレジスタ５４の７
ビットの各段出力はアダー５５の対応するウェイト入力
端に印加される。このアダー５５の中の前記エンベロー
プ制御値を計数するアダー５５−１の各ビット出力はそ
のキャリ出力信号時に出力禁止制御するインヒビツトゲ
ート５６−１〜５６−５を介してエンベロープレジスタ
のｒ１ョ，Ｒ２ョ，Ｒ４．，ｒ８ｊｒｌ６Ｊウェイトの
対応する入力側に循環される。また、アダー５５−１か
ら発生するキャリ出力信号はエンベロープレジスタ５４
の状態検出ウェイトＲ３２Ｊ，ｒ６４ョでＲＯＯＪのク
リア状態を検出するインバーテツドアンドゲート５７の
出力によつてゲート禁止されるインヒビツトゲート５５
−２を介して状態計数用のアダー５５−３のキャリ入力
端に印加される。即ち、アダー５５一３はエンベロープ
のクリア状態以外ではキャリ出力信号を受け入れるので
ある。そしてアダー５５−３の出力はエンベロープレジ
スタ５４のＲ３２Ｊ，ｒ６４．Ｊのウェイト入力端にイ
ンヒビツトゲート５８−１，５８−２を介して循環保持
されるようになる。また、このエンベロープレジスタ５
４のＲ３２Ｊウェイト段の入力側にオアゲート５９を介
して前記した第７図Ａに於ける演奏キーの入力指示信号
が印加されてなり、この為入力指示信号の発生によつて
エンベロープは直ちにアタック状態におかれるようにな
る。ここで、エンベロープ状態とＲ３２ョ，Ｒ６４Ｊの
ウェイトの２ビットのコード状態との関係を第６表に示
しておく。第７図Ａに於ける前記同期セットレジスタ５
３の出力はアンドゲート６０、インヒビツトゲート６１
の一方入力端に印加される。

アンドゲート６０の他方入力端には前記ＲＯョプロツク
アドレス信号と前記加算タイミング発生回路４３から出
力される加算タイミング信号との論理積を取るアンドゲ
ート６２の出力が供給される。また、同期セットレジス
タ５３のセットは後述詳述されるエンベロープの状態に
応じてインヒビツトゲート６３から出力されるクロック
信号（これをエンベロープクロックと総称する）がオア
ゲート６４，６５を通過して入力側に印加されることに
よつて行われる。尚、インヒビツトゲート６３にはエン
ベロープレジスタ５４のオールＲＯＪ状態を検出するイ
ンヒビツトゲート６６−１〜６６−５及びインバーテツ
ドアンドゲート６６−５の直列接続出力信号が印加され
るため、オールＲＯョ状態ではエンベロープクロックは
このインヒビツトゲート６３を通過しないように制御さ
れる。而して、同期セットレジスタ５３にｒ１ョ信号が
セットされると、アンドゲート６２によるＲＯ．Ｊブロ
ックの加算タイミング信号に同期してアンドゲート６０
が開放され、前記アダー５５への加算タイミング信号が
発生されると共にインヒビツトゲート６１の出力が禁止
される為同期セットレジスタ５３には゜“０゛信号が書
き込まれセットが解除される。そして、アンドゲート６
０から出力された加算タイミング信号はアンドゲート６
７−１〜６７−５にゲート開放信号として供給され、後
述するエンベロープ用のアダー５５への加算値が供給さ
れるようになり、これによつてアタック、デイケイ、リ
リース状態でのエンベロープ時間経過が推移するように
なる。即ち、同期セットレジスタ５３はエンベロープ用
のアダー５５に印加される加算値を楽音波形のＲＯＪブ
ロックアドレスに同期させるためのものである。また、
同期セットレジスタ５３の出力がＲＯＪでエンベロープ
レジスタ５４がオールＲＯョ時にはインヒビツトゲート
６８より後述するリセット信号が出力される。前記エン
ベロープレジスタ５４のＲｌ．，ｌ２Ｊ，ｒ４Ｊ，ｒ′
８１ｒ１６！ウェイトの５ビット出力はウェイトシフト
回路６９のイクスクルーシブオアゲート６９−１〜６９
−５に夫々供給される。第７図Ｃに於けるスイッチＳｌ
，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６はα，β別音量曲線形
式指示スイッチであり、Ｓｌ，Ｓ３，Ｓ，のスイッチの
組はα音量曲線形式のアタックＡ１デイケイＤ１リリー
スＲを夫々指示し、Ｓ２，Ｓ４，Ｓ６のスイッチの組は
β音量曲線形式のＡ，Ｄ，Ｒを夫々指示する。

即ち、音量曲線形式の種類は第１３図に示した通り３ケ
のスイッチで７通り指示出来るものであり、本例ではこ
の音量曲線形式を２種類同時に選ぶことができ一方をα
（スイッチＳｌ，Ｓ３，■で選択）、他方をβ（スイッ
チＳ２，Ｓ４，Ｓ６で選択）として呼称するものである
。従つてα，β別音量曲線形式の組み合わせ指示の種類
は第１４図に示したようになる。さて、第７図Ａの前述
したブロックアドレスの波形プログラム指定部３５は第
１図乃至第３図で説明した様に、楽音波形の１周期をＲ
ＯＪ−Ｒｌ５Ｊで示すＲｌ６Ｊのブロックアドレスの夫
々で、波形の立上り、立下りの微分係数値を１＋Ｊ（ア
ップ）、−（ダウン）を伴つて指示するものであり、更
に各ブロックアドレス毎に前記したあらかじめ指定され
ている音量曲線形式のαを指定するかβを指定するかが
可能となるもので、β指示の場合にＲｌＪ信号、α指示
の場合にＲＯＪ信号出力となる。即ち、第１５図にその
指定の一例が示されているもので、各ブロック毎に微分
係数値Ｒｌｊｒ２ｊｒ４Ｊ及び１＋Ｊｒ−ョの指示が成
されると共に更にα，βの音量曲線形式の選択を行うこ
とが出来るようになつている。このように、楽音波形の
一周期は１６ブロックに分割され、夫々のブロックを、
αの群とβの群の２つの群のいずれかに属するようにな
る。波形プログラム指定部３５の詳細は第１６図に示さ
れるもので、ブロックアドレスＲｌＪ−Ｒｌ５ョの夫々
のブロックアドレス毎に、微分係数値ｒ１ョ，Ｒ２ョ，
Ｒ４Ｊの絶対値を指定するスイッチＡ１〜Ａｌ５、司〜
Ｂｌ６、α／β音量曲線形式指示スイッチＣ１〜Ｃｌ５
、＋／−指示スイッチＤ１〜Ｄｌ５を設けてあり、各ブ
ロックアドレス毎のスイッチ群の共通ラインには前記ブ
ロック計数レジスタ３４−１の計数値ｒ１ョ〜゛Ｒｌ５
ョのブロック状態検出信号が結合されてなる。更に各ブ
ロック毎の微分係数値指定スイッチＡ１〜Ａｌ５、Ｂ１
〜Ｂｌ５はデコーダＥ１〜Ｅｌ５を介して夫々微分係数
値Ｒｌ．Ｊ，ｒ２ョ，Ｒ４Ｊの３つの指示信号として出
力され、結局各対応する指示信号同志がオアゲートを介
して取り出されるのである。尚ブロックアドレスＲＯＪ
は常にＲＯＪレベルに設定されるのでスイッチ指定はな
く、従つてブロックアドレスＲｌＪ〜１５ョ迄が指定可
能となるのである。而して、波形プログラム指定部３５
でブロックアドレス毎に指定された（−）指令信号は第
７図Ｃに於けるアダー５２に供給され、微分係数値ＲＬ
，ｒ２Ｊ，ｒ４Ｊの指令信号は第７図Ｃのウェイトシフ
ト回路６９に、更にβ指令信号は第７図Ｂのイクスクル
ーシブオアゲート７０及び７１に与えられる。そして、
このβ指令信号は通常はイクスクルーシブオアゲート７
０を通過して、αβ別音量曲線形式制御回路７２のイン
ヒビツトゲート７２−１〜７２−３及びアンドゲート７
２一４〜７２−６に印加される。従つて、アンドゲート
７２−４〜７２−６はβ指示信号（“１゛）に同期し、
インヒビツトゲート７２−１〜７２−３は指示信号（゜
“０゛）に同期して、αβ別音量曲線形式指示スイッチ
Ｓ１〜Ｓ６によつて選択指示されたα，βに応じて出力
されることになり、インヒビツトゲート７２−１とアン
ドゲート７２−４の出力はオアゲート７２−７に、イン
ヒビツトゲート７２−２とアンドゲート７２−５の出力
はオアゲート７２−８に、インヒビツトゲート７２−３
とアンドゲート７２−６の出力はオアゲート７２−９に
接続されてなる。オアゲート７２−７の出力はアンドゲ
ート７２−１０、インヒビツトゲート７２−１１、７２
−１２及びアンドゲート７２−１３に供給され、オアゲ
ート７２−８の出力はアンドゲート７２−１４及び前記
インヒビツトゲート７２−１２に、オアゲート７２−９
の出力はアンドゲート７２−１５に供給される。また、
アンドゲート７２−１４の出力は前記インヒビツトゲー
ト７２−１１及びアンドゲート７２−１３に印加される
。更に、アンドゲート７２−１０とインヒビツトゲート
７２−１１はオアゲート７２−１６を介してオアゲート
７２−１７へ、インヒビツトゲート７２−１２の出力は
アンドゲート７２一１８を介してオアゲート７２−１９
へ、アンドゲート７２−１３と７２−１５はオアゲート
７２一２０へ供給され、更にオアゲート７２−１７、７
２−１９、７２−２０は直列に接続されて結局オアゲー
ト７２−１７の出力として前記アンドゲート５０へ供給
されてなる。前記アンド７２−１０、７２−１４、７２
−１５、７２−１８にはエンベロープ状態検出回路７３
からの検出信号が接続されるもので、即ち、通常はイン
バーテツドアンドゲート７３−１はエンベロープのＲＯ
ＯＪクリア状態、インヒビツトゲート７３−２はアタッ
ク状態、インヒビツトゲート７３−３はデイケイ状態、
アンドゲート７３−４はリリース状態を検出し、インヒ
ビツトゲート７３−２はアンドゲート７２−１０へ、イ
ンヒビツトゲート７３−３はアンドゲート７２−１４、
７２−１８へ、ゲート開放信号として供給される。また
、インバーテイドアンドゲート７３−１は前記エンベロ
ープレジスタ５４のオールＲＯＪ状態の検出信号（※印
で示してある第７図Ｄ参照）と共にインヒビツトゲート
７３−５に供給され、そのインヒビツトゲート７３−５
の出力は更にアンドゲート７３−４と共にオアゲート７
３−６を介してアンドゲート７２−１５にゲート開放信
号として供給される。従つて、αβ別音量曲線形式制御
回路７２のオアゲート７２−１６はアタック状態であつ
て音量曲線形式が第１３図の４〜７の指示の場合及びデ
イケイ状態であつて第１３図の２と３の指示の場合に出
力され、アンドゲート７２−１８はデイケイ状態であつ
てアタック指示がある場合のデイケイ指示無しである第
１３図における４の指示の場合のＲ３ｌＪ指令信号を取
り出すものである。またオアゲート７２−２０はデイケ
イ、リリースの下り指示である第１３図の１，３，５，
７の場合にエンベロープ計数値を反転した補数値を指示
する信号としてとり出される。一方、オアゲート７２−
１７はアタックＡ１デイケイＤ１リリースＲのスイッチ
指示があつた時のみ各アタック、デイケイ、リリース状
態で出力され、その時の前記加算タイミング信号をシフ
トメモリ４９に対するイネーブル信号として出力する。
前記アンドゲート７２−１８から出力されるＲ３ｌＪ指
令信号はウェイトシフト回路６９のオアゲート６９−６
〜６９−１０に供給され、オアゲート７２−２０から出
力される補数指令信号はイクスクルーシブオアゲート６
９−１１を介して前記イクスクルーシブオアゲート６９
−１〜６９−５に供給される。即ち、ウェイトシフト回
路６９は前記Ｒ３し指令信号、補数指令信号が存在しな
い場合にはエンベロープレジスタ５４のＲｌ，ｒ２．，
ｒ４ョ，Ｒ８Ｊ，ｒｌ６Ｊｌウ・エイトであられされる
エンベロープ係数値はイクスクルーシブオアゲート６９
−１〜６９−５を通過し、波形プログラム指定部３５か
ら指示されたブロックアドレス毎の微分係数値ＲｌＪ，
ｒ２Ｊ，ｒ４Ｊの指定された係数値に応じてウエイトシ
フノト（この場合は士微分係数値×エンベロープ係数値
Ｅ）が行われその乗算値がアダー５２に供給されるよう
になる。即ち、微分係数値ＲＬの指示信号はアンドゲー
ト６９−１２〜６９−１６の一方入力端に、Ｒ２Ｊの指
示信号はアンドゲート６９−１７〜６９−２１の一方入
力端に、Ｒ４Ｊの指示信号はアンドゲート６９−２２〜
６９−２６の一方入力端に供給される。そして、アンド
ゲート６９−１２、６９−１７、６９−２２の他方入力
端にはエンベロープ係数値のウェイトＲｌＪに対応した
信号が、アンドゲート６９−１３、６９−１８、６９−
２３の他方入力端にはウェイトＲ２ｊに対応する信号が
、アンドゲート６９−１４、６９−１９、６９−２４の
他方入力端にはウェイトＲ４Ｊに対応する信号が、アン
ドゲート６９−１５、６９−２０、６９−２５の他方入
力端にはウェイトＲ８Ｊに対応する信号が、アンドゲー
ト６９−１６、６９−２１、６９−２６の他方入力端に
はウェイトＲｌ６ョに対応する信号が供給されるように
なる。更に、アンドゲート６９−１２はアダー５２のウ
ェイト１１ョの入力側に、アンドゲート６９−１３と６
９−１７はオアゲート６９−２７を介してウェイトＲ２
Ｊの入力側に、アンドゲート６９−１４、６９−１８、
６９−２２はオアゲート６９−２８、６９−２９によつ
てウェイトＲ４Ｊの入力側には、アンドゲート６９一１
５、６９−１９、６９−２３はオアゲート６９−３０、
６９−３１によつてウェイトＲ８Ｊの入力側に、アンド
ゲート６９−１６、６９−２０、６９−２４はオアゲー
ト６９−３２、６９−３３によつてウェイト０１６ョの
入力側に、アンドゲート６９−２１と６９−２５はオア
ゲート６９一３４を介してウェイトＲ３２ョの入力側に
、アンドゲート６９−２６はウェイトＲ６４ョの入力側
に結合されてなる。従つて、このウェイトシフト回路６
９は微分係数値ＲｌＪ，ｒ２ョ，Ｒ４ョに応じて第１７
図に示した乗算値を得るようになるのである。而して、
αβ別音量曲線形式制御回路７２から出力されるＲ３ｌ
Ｊ指令信号がオアゲート６９−６〜６９−１０に供給さ
れた場合にはエンベロープレジスタ５４の出力に関係な
くエンベロープ係数値はＲ３ｌＪに強いられるようにな
る。また、補数指令がイクスクルーシブオアゲート６９
−１１に供給されるとエンベロープレジスタ５４の５ビ
ットで表わされるエンベロープ係数値は反転され、第１
７図に示した乗算値は逆の計数値となるものである。従
つて、第１図乃至第４図で示した場合と異なる点は第１
５図から解るように各ブロックアドレス毎の乗算はα，
β別に指示された音量曲線形式に従うことであり、結局
、士微分係数値×エンベロープ係数値Ｅ（但し、Ｅはα
音量曲線形式に従う場合にはＥα，β音量曲線形式に従
う場合にはＥβとなる）となることである。

この様にしてアダー５２に入力された乗算値はシフトメ
モリ４９に供給される。即ち、α，βの２つの音量曲線
形式を指示することによつて、αに従う波形を同時に指
示することができ、結局、異なる波形間では夫々の音量
の立上り、立下り曲線を異ならせ得るようになり、その
組み合わせによつて合成楽音波形を変化に富んだものと
することができるのである。

この為、顕著に倍音構造の経時的変化を与えるようにな
り、効果的な音色を持つ楽音を発生させることができ、
特に、金管楽器、撥弦楽器に見られる発音時にその楽器
特有な特徴を表現するのに最適である。第７図Ｂにおい
て、スイッチＳｌＯ，Ｓｌｌ，Ｓｌ。

は周期（デューティと呼ぶ）制御回路７４に供給され、
この３つのスイッチのオン、オフ状態でアンド機能マト
リックス回路７４−１より８通りのＲＯョ〜Ｒ７Ｊの数
字で示されるモード指定信号が出力ラインから取り出さ
れ、その出力ラインは、オア機能マトリックス回路７４
−２に入力される。一方、第７図Ａに示した波形の１周
期毎に計数歩進されるサイクル数レジスタ３４−３の３
ビット（Ｒｌ６ＪＮｒ３２ョ、１Ｌウェイト）出力もこ
のデューティ制御回路７４に供給されるのであｌり、サ
イクル数計数状態に応じてインバーテイドアンドゲート
７４−３からは第１８図ｂの出力状態が、オアゲート７
４−４からはアンドゲート７４−５、インヒビツトゲー
ト７４−６及び前記インバーテイドアンドゲート７４−
３の状態により・〔丘・？＋１６・３２・ｉ〕の条件で
ある第１８図ｃの出力状態が得られる。そして、第１８
図ａに示したサイクル数レジスタ３４−３の〔１６〕の
信号はインヒビツトゲート７４−７及び７４−８に供給
され、前記インバーデツドアンドゲート７４一）３の出
力はアンドゲート７４−９と７４−１０に供給され、オ
アゲート７４−４の出力はアンドゲート７４−１１と７
４−１２（こ供給されてなろ。ここで、デューティとサ
イクル計数状態との基本的な関係について述べると、こ
れは第１９図に示される様になる。即ち、ＲＯョで示さ
れるのは波形出力がないサイクルを、ＲｌＪは波形出力
有のサイクルを示している。デューティｒ１、Ｒｌｌ２
Ｊ．．ｒｌノ４Ｊは夫々毎回、゜“１゛サイクル毎、゜
“２゛サイクル毎、゜“４゛サイクル毎に波形出力をと
りだす。デューティＲｌｌ３ョは″４″と４′５とのサ
イクル計数は行わずに直ちに゜゜−６゛サイクル状態に
設定することによつて得られる。即ち、前記α，β別周
期モード指定スイッチＳ，Ｏ，Ｓｌｌ，Ｓｌ。の３ビッ
トの組み合わせにより指定されるＲＯＪ〜Ｒ７Ｊの数字
で対応付けるモードのうちＲ６Ｊ及びＲ７．！のモード
指定の場合オア機能マトリックス回路７４−２から出力
Ｋ１出力信号が発生し、アダー３６のウェイトＲ６４Ｊ
の出力信号と共にアンドゲート７４−１３に供給し、そ
の出力信号をオアゲート７４−１４を介してサイクル数
レジスタ３４−３のウェイトＲ３２Ｊに供給し、“４゛
，゜“５゛のサイクル状態を飛ばすのである。また、オ
ア機能マトリックス回路７４−２のＫ２出力はオアゲー
ト７４−１５へ、Ｋ３出力はオアゲート７４−１６へ、
Ｋ４出力はインヒビツトゲート７４−７を介してオアゲ
ート７４−１５へ、現出力はインヒビツトゲート７４−
８を介してオアゲート７４−】６へ、Ｋ６出力はアンド
ゲート７４−９を介してオアゲート７４−１７へ、Ｋ７
出力はアンドゲート７４−１０を介してオアゲート７４
−１８へ、Ｋ８出力はアンドゲート７４−１１を介して
オアゲート７４−１９へ、Ｋ９出力はアンドゲート７４
−１２を介してオアゲート７４−２０へ接続され、更に
オアゲート７４−１５，７４−１７，７４−１９は直列
接続されて出力Ｘ１（α）を、オアゲート７４−１６，
７４−１８，７４−、２０は直列接続されて出力Ｘ２（
β）を取り出すのてある。従つて、出力Ｘ１（α），Ｘ
２（β）に発生する出力信号はαβ別周期モード指定の
数字ＲＯ！〜Ｒ７Ｊに対応して第２０図に示したように
なる。即ち、出力Ｘ１（α）からは、α指示による波形
に基づいて周期Ｍが、出力Ｘ２（β）からはβ指示によ
る波形に基づく周期Ｎが取り出されるのである。従つて
、周期モードＲＯＪ−Ｒ５Ｊでは周期Ｍ，Ｎは共に整数
であるが、周期モードＲ６Ｊ，ｒ７ョでは周期Ｍ，Ｎの
一方が整数ならば他方は非整数の関係に周期制御される
ようになる。更に、出力Ｘ１（α），Ｘ２（β）は夫々
インヒビツトゲート７５、アンドゲート７６に供給され
、通常はイクスクルーシブオアゲート７１よりα／β指
示信号に同期してα指示信号゜“０゛ではインヒビツト
ゲート７５が、β指示信号“゜１゛ではアンドゲート７
６が開かれ、それら出力は更に後述詳述されるインヒビ
ツトゲート７７，７８を介してオアゲート７９から出力
され第７図ｃのアンドゲート５１に供給される。ここで
、スイッチＲ１はイクスクルーシブオアゲート７１に接
続されており、操作によつて波形プログラム指定部３５
から出力されるブロックアドレス毎のα／β指示信号を
反転する為に設けられており、従つてアンドゲート７６
はα指示信号に、インヒビツトゲート７５はβ指示信号
に同期して出力されるようになる為、出力Ｘ１がβ、出
力Ｘ２がαのデューティとなる。

スイッチＲ２は後述するＰ信号及びその反転信号Ｆが夫
々供給されるインヒビツトゲート８０，８１に接続され
、αβを分離するか非分離かの指示を行うもので、操作
時にはインヒビツトゲート８０，８１からは出力は得ら
れず、従つてインヒビツトゲート７７，７８からは夫々
のモード指定によるα，β別のデューティを表わすＸ１
（α），Ｘ２（β）（但しスイッチＲ１の時にはＸ１（
β），Ｘ２（α）となる）信号が取り出される。スイッ
チＲ２の非操作ではインヒビツトゲート８０，８１から
は夫々Ｐ信号、Ｆ信号（但し、後述するが重奏指示のと
きのみ発生する）が出力され、前記各レジスタの偶数ラ
インメモリはαで、奇数ラインメモリはβで指示される
ようになり、これを一覧表で解り易すく示したのが第２
１図である。尚、この場合スイッチＲ２、及び次に説明
するＲ３のスイッチ指定は成されていない場合について
示してある。又スイッチ、Ｒ２による非分離指示は重奏
のときのみ有効となるものである。スイッチＲ３はイク
スクルーシブオアゲート７０に接続され、これが操作さ
れた場合には波形プログラム指定部３５でブロック毎に
指定されたα／β指示信号は反転されるようになノる。
即ち第２１図に示した表においてα／βの関係は全て逆
になる。この様にαβ別周期モード指定によりオクター
ブ操作を行うことが出来、楽音波形のデューティが変化
し音色もオクターブ毎に異ならせることが出来るので効
果的な機能となる。

また、第２１図のα／β非分離動作を参照するに、モー
ド指定１６．Ｊの場合はα：βは１：１．５の周期とな
りβはαに対して完全４度低い音となり、モード指定Ｒ
７ョの場合はβはαに対して周期が２倍となるが、βの
波形はαの周期の２Ｂ倍と２倍の周期の合成と考えられ
、βはαに対して完全５度高い成分とオクターブ低い成
分の音となる。第７図Ｄに於いて、スイッチＴ１は通常
のトレモロ（トレモロ平と呼ぶ）指示スイッチであり、
Ｔ２は操作中のみトレモロがかかるタツチトレモ口指示
スイッチであり、タツチトレモロを指示する場合にはト
レモロ平指示スイッチを開放しておくのである。

スイッチＴ３，Ｔ４，Ｔ５はトレモロの深さ（振幅値と
呼ぶ）を指示するスイッチであり順に最大ｒ１ョ（１０
０％の深さ）、Ｒｌｌ２ョ（５０％の深さ）、Ｒｌｌ４
Ｊ（２５％の深さ）を指定できる。スイッチＴ１若しく
はＴ２の指定信号はオアゲート８２を介してアンドゲー
ト８３−１〜８３−３に供給される為、指定された振幅
値の出力指示信号が取り出されトレモロ制御回路８４に
供給される。而して、アンドゲート８３−１〜８３−３
はオアゲート８４−１若しくは８４−２を介してアンド
ゲート８４−３，８４−４に与えられる。また、アンド
ゲート８３−２の出力はエンベロープレジスタ５４のＲ
６４Ｊウェイト出力が結合されるアンドゲート８４−５
を介してオアゲート８４−６、アンドゲート８４−７に
供給される。従つてデイケイ状態及びリリース状態では
エンベロープレジスタ５４のウェイトＲｌ６Ｊは常に゜
゛１゛となる。更一に、リリース状態を検出するアンド
ゲート８４一８の出力は前記アンドゲート８４−３に与
えられており、その出力は後述するマンドリン指定以外
で開放可能なインヒビツトゲート８４−９を介してオア
ゲート８４−１０より出力信号として取り。出される為
、インヒビツトゲート８４−７はリリース状態では開か
れず、インヒビツトゲート８４−１１が開放可能となる
。一方、トレモロ指示ではエンベロープレジスタ５４の
１もウェイトの出力が前記アンドゲート８４−４に供給
され、そ・の出力はオアゲート８４−１２を介してエン
ベロープレジスタ５４のＲ６９ョウエイトに常にＲｌＪ
信号を供給するため、ＲＯＯョのクリア状態にはならず
、デイケイ状態とリリース状態の操り返しとなる。アン
ドゲート８３−３の出力はエンベロープレジスタ５４の
ウェイトＲ６４Ｊの出力が与えられアンドゲート８４−
１３を介してオアゲート８４−１４，８４−１５に与え
られると共にインヒビツトゲート８４−１６にも供給さ
れる。このインヒビツトゲート８４−１６は前記インヒ
ビツトゲート８４−７と同様にリリース状態では開かれ
ず、この状態ではインヒビツトゲート８４−１７，８４
−８が開放可能となる。また、エンベロ”−ブレジスタ
５４のウェイトＲ３２Ｊの出力は後述するトレモロ撥指
示スイッチＴ６のときにのみ有効なアンドゲート８４−
１９が結合されるインヒビツトゲート８４−２０を介し
て、更にインヒビツトゲート８４−２１に与えられる。
即ち、インヒビツトゲート８４−２１にはアンドゲート
８４−４からのゲート出力禁止信号が印加されている為
、トレモロ指示では開かれず常に“゜０゛出力となる。
従つて、エンベロープ状態検出回路７３はインヒビツト
ゲート７３−３のデイケイ状態の出力信号しか取り出さ
れない。即ち、トレモロ指示スイッチＴｌ，Ｔ２におい
ては、エンベロープレジスタ５４のエンベロープ係数値
は音量曲線形式（第１３図参照）に応じて、振幅値１ハ
，１１２，１１４の深さ指示によつて第２２図から第２
４図に示した如く例となる。尚、第１３図に於ける音量
曲線形式１，４，５についてはトレモロはかからないの
である。Ｔ６はトレモロ撥指示スイッチであり、これが
操作されるとアンドゲート８４−１９からはリリース状
態で且つエンベロープレジスタ５４がＲｌ６ョ以上にな
る条件で力されるインヒビツトゲート８４−２２の出力
信号が通過するようになる。更にエンベロープレジスタ
５４のＲＯＯョのクリア状態が状態検出回路７３のイン
バーテイドアンドゲート７３−１で検出されると、イン
ヒビツトゲート７３−５、オアゲート７３−６を介して
アンドゲート７２−１５にリリース指示信号として出力
されるのである。従つて、リリース状態ての前半は後述
するデイケイクロツク信号で動作し、結局第２５図Ａ，
Ｂに示した如く（但し、トレモロ深さ１ハ指定の楊合）
音量曲線形式に応じた撥弦音的なトレモロとなり、効果
的な機能となるのである。タツチトレモロ指示スイッチ
Ｔ２はトレモロ平指示スイッチＴ１をあらかじめオフ状
態にしておいたときに有効で、操作中のみにトレモロ効
果を得るものである。

エンベロープレジスタ５４のＲ３２Ｊ，ｒ６４Ｊウェイ
ト段の出力状態により、インヒビツトゲート３５でアタ
ック状態検出信号５を、インヒビツトゲート８６により
デイケイ状態検出信号４を、アンドゲート８７とインヒ
ビツトゲート８８の直列回路によりリリース検出信号１
を、前記したインバーテツドアンドゲート６６−６の出
力によりハイリリース検出信号ｅを、アンドゲート８９
と９０の直列回路によりスローリリース検出信号９を取
り出すようにする。

また、９１はハイリリース指定の同期セットレジスタで
あり、１ビットのラインメモリを８本有し、シフトパル
スφ。でシフト動作をする。而して、ハイリリース６は
演奏キーのオフ時（時にオルガン音のような定常音指定
の時）のクリック音防止の為の比較的速い減衰を意味す
るものである。その為の後述する５セット信号が出力さ
れるとその信号は、オアゲート９２を介して入力指示信
号が無い時に開かれるインヒビツトゲート９３及び第７
図Ａに於けるアンドゲート６２の反転信号で開かれるイ
ンヒビツトゲート９４を介してハイリリース同期セット
レジスタ９１に入力される。インヒビツトゲート９３の
出力信号はアンドゲート６２の出力信号ＲＯ．Ｊブロッ
クアドレス信号発生時の加算タイミング）に同期してア
ンドゲート９５、エンベロープ状態のＲＯＯＪ以外の状
態でゲートが開かれるインヒビツトゲート９６、オアゲ
ート６４及びオアゲート６５を介して前記したエンベロ
ープクロック用の同期セットレジスタ５３に入カセット
してハイリリース動作を行わせるようになる。以上では
本システムの心臓部となる構成について説明した。

次に第７図Ａ，Ｂ，Ｃ，Ｄの回路構成を制御するタイミ
ング関係、エンベロープ制御用の各種クロック信号、重
奏制御信号、演奏キー群、キー入力制御等について、第
２６図の図面接続状態にある第２７図Ａ，Ｂの回路構成
図を用いて説明する。原クロック発生器１００から出力
される基本クロック信号φ。

（例えば２７２５１０Ｈｚ）は第７図Ａ及びＤのレジス
タ２０，２１，３４，５３，５４を構成している８本の
ラインメモリの１循に相当する計数を行うラインカウン
タ１０１に供給される。このラインカウンタ１０１は３
ビットで８進のバイナリ計数動作を行うもので、各ビッ
ト段の出力（第２８図ａ参照）は制御タイミング発生回
路１０２に供給されてなる。この制御タイミング発生回
路１，０２には重奏指示スイッチＷからのＷ１（非重奏
指示）、Ｗ２（２重奏指示）、Ｗ３（４重奏指示）の接
点位置での各指示信号が供給されており、従つて出力５
にはインヒビツトゲート１０２−１、インバーテイドア
ンドゲート１０２−２を介して第２８図ｂに示した出力
信号が、非重奏指示ではオアゲート１０２−３，１０２
−４を介して出力５にｒ１ョ信号及びオアゲート１０２
−５，１０２−６を介して出力６に１１Ｊ信号が出力さ
れる。また、２重奏指示ではアンドゲート１０２−７、
オアゲート１０２−３，１０２−４を介して出力５に第
２８図Ｃに示した出力信号が、更にインヒビツトゲート
１０２−８、オアゲート１０２−９、オアゲート１０２
−５、１０２−６を介して出力６に第２８図Ｃに示した
出力信号が得られる。４重奏指示ではアンドゲート１０
２一１０，１０２−１１、オアゲート１０２−４を介し
て出力爪より第２８図Ｄに示した出力信号が、またイン
ヒビツトゲート１０２−１２，１０２−１３、オアゲー
ト１０２−６を介して出力６より第２８図Ｄに示した出
力信号が発生する。

重奏指示スイッチＷの接点Ｗ，の８重奏指示信号、２重
奏指示信号及び前記ラインカウンタ１０１の各ビット段
出力は重奏タイミング信号発生回路１０３に供給される
。而して、オアゲート１０３−１か・らは７重奏指示信
号若しくは８重奏指示信号が、オアゲート１０３−２か
らは重奏有（２，４，８重奏のいずれの指示でも出力さ
れる）信号が出力される。このオアゲート１０３−２の
重奏有信号はアンドゲート１０３−３、インヒビツトゲ
ート１０３−４に供給される為、ラインカウンタ１０１
のウェイトＲｌＪの出力信号が第２８図ｅに示した如く
のＰ信号、Ｆ信号として夫々のゲートより出力され、第
７図Ｃのインヒビツトゲート８０，８１に印加されるこ
とになる。また、オアゲ）一ト１０３−２から出力され
る重奏有信号はアンドゲート１０３−５に供給される為
、その出力よりラインカウンタ１０１のウェイトＲｌＪ
の出力信号が取り出され、オアゲート１０４を介して１
＋１ョ指令信号として出力される。また、オアゲート１
０３−１の出力はアンドゲート１０３−６に供給される
為ラインカウンタ１０１のウェイトＲ２Ｊからの出力信
号が出力され、オアゲート１０３−７を介してオアゲー
ト１０３−８に供給される。また、２重奏指示信号はイ
ンヒビツトゲート１０３−９に供給されその出力からラ
インカウンタ１０１の反転信号が取り出されオアゲート
１０７を介してオアゲート１０３−８に印加される。更
に、オアゲート１０３−２から出力される重奏有信号は
オアゲート１０３−１０を介して反転出力信号としてオ
アゲート１０３−８に印加される。また、このオアゲー
ト１０３−１０にはビブラート指定スイッチＢの操作信
号が印加される。即ち、オアゲート１０３−８の出力は
オアゲート１０５を介して２重奏、４重奏指示によつて
第２８図Ｂ（７）Ｇ，ｉに示した出力信号を出力するこ
とになる。又、８重奏指示信号がアンドゲート１０３−
１１に供給されるとラインカウンタ１０１のウェイトＲ
４ョの出力信号がこのアンドゲート１０３−１１より出
力され、オアゲート１０６を介して第２８図Ｂ（７）ｋ
に示した信号として出力される。従つて第２８図Ｂ（７
）Ｆ，ｇに示したタイミング信号は２重奏指定の時に夫
々オアゲート１０４，１０５から出力され、第２８図Ｂ
（７）Ｈ，ｌに示したタイミング信号は４重奏指定の時
に夫々オアゲート１０４，１０５から出力され、更に第
２８図Ｂ（７）Ｊ，ｋ，Ｉに示したタイミング信号は８
重奏指定の時に夫々オアゲート１０４〜１０６から出力
され、第７図Ａに示したアンドゲート９７−１〜９７−
３に印加され、ＲＯョプロツクア．ドレス信号に同期し
て追加加数値としてアダー４０に供給されるようになる
。即ち、重奏指示での前記追加加数値は各ラインメモリ
に周波数微差を付ける為に用いられるのである。前記制
御タイミング発生回路１０２から出力さ．れる前記出力
５，◎，６のタイミング信号は入力制御回路１０７に供
給されると共に出力５からのタイミング信号は第２７図
Ｂのオクターブカウンタ１０８にも供給される。

即ち、このオクターブカウンタ１０８は８φｏの８ライ
ンタイム毎に計・数歩進される３ビット８進のバイナリ
カウンタであり、その中の下位２ビット（ウェイトＲｌ
Ｊ，ｌ２Ｊ）が４オクターブのコード状態として第７図
Ａのオクターブ入力コードとなる（第２９図Ａのａ参照
）。このオクターブカウンタ１０８の３ビットの各段出
力は同期信号発生回路１０９に供給されると共にデコー
ダ１１０にも与える。而して、この３ビットのオールＲ
Ｏョ計数状態がインバーテイドアンドゲート１０９−１
、インヒビツトゲート１０９−２によつて検出され、検
出出力４として第２９図Ａ（７）ｂに示したタイミング
信号が取り出され、音階カウンタ１１０に計数歩進信号
として印加される。この音階カウンタ１１１はノ下位２
ビットが３進のバイナリ計数器としてなり、そのキャリ
ーでもつて上位置ビットの２進の計数器を動作されるも
のである（第２９図Ａ（７）ｃ参照）。尚、実際にはカ
ウンタ１０８の最上位ビットとの組み合わせの４ビット
で音階カウンタを・構成しており、従つてこの４ビット
出力が第７図Ａの音階入力コードとなるのである。この
カウンタ１１１は同期信号発生回路１０９に供給される
と共にデコーダ１１２にも印加される。デコーダ１１０
の出力１〜８の８出力からは第２９図Ｂのｄに示した如
くの異なるタイミング信号が出力され演奏キー群１１３
の８本の縦ラインに印加される。この演奏キー群１１３
は４８個の演奏キーがマトリックス状に配置され、６本
の出力ラインがキー操作タイミング検出回路１１４のア
ンドゲート１１４−１〜１１４−６に夫々供給されるよ
うになる。このアンドゲート１１４−１〜１１４−６に
はデコーダ１１２の出力３〜［Ｆ］から発生する異なる
６ケのタイミング信号（第２９図Ｂ（：Ｉ）ｅ参照）が
夫々順に結合されている。而して、アンドゲート１１４
−１〜１１４−６の出力はオアゲート１１４−７〜１１
４−１１の直列回路によつてその出力より４８個の演奏
キーのうちの操作された対応するキー入力タイミング信
号が取り出され、入力制御回路１０７のキー入力Ｆ／Ｆ
ｌＯ７−１に入力される。同期信号発生回路１０９から
出力されるタイミング信号はカウンタ１０８，１１１の
計数状態に応じて検出するようになり、出力６からは第
２９図Ｂ（７）ｆに示すタイミング信号がインヒビツト
ゲート１０９−３〜１０９−５を用いて検出され、出力
１からは第２９図Ｂ（７）ｇに示すタイミング信号がイ
ンバーテイドアンドゲート１０９−１、インヒビツトゲ
ート１０９−２，１０９−６，１０９−７，１０９−８
を用いて検出される。

更に出力４からは第２９図Ｂ（７）ｈに示すタイミング
信号がアンドゲート１０９−９、インヒビツトゲート１
０９−１０，１０９−１１を用いて検出され、出力５か
らはカウンタ１１１のＳ４の出力信号が、出力１からは
第２９図Ｂ（７）ｉに示すタイミング信号がインヒビツ
トゲート１０９−１２を用いて検出され、出力１からは
第２９図Ｂ（７）ｊに示すタイミング信号がアンドゲー
ト１０９−１３、インヒビツトゲート１０９−１４を用
いて検出され夫々出力されるのである。各種クロック時
間発生回路１１５のシフトレジスタ１１５−１は２４ビ
ットでダイナミックに動作するもので前記制御タイミン
グ発生回路１０２の出力５からの８ラインタイム毎のク
ロック信号によつてシフトされる。

従つて、このシフトレジスタ１１５−１の１循は前記カ
ウンタ１０８の８進とカウンタ１１１の３進との計２植
に同期するのである。このシフトレジスタ１１５−１は
８ビット単位に第１計数部、第２計数部、第３計数部の
独立した計数部を有しており、第１計数部及び第２計数
部はビブラート及びエンベロープのタイムクロック信号
の発生の為に使用され、第３計数部は後述する新キー有
時の所定時間のタイム計数に使用される。基本的には第
１計数部は同期信号発生回路１０９の出力１のタイミン
グ信号（第２９図Ｂ参照）で動作する８ビットのバイナ
リカウンタであり、第２計数部は出力５からのタイミン
グ信号て動作する下２ビットが３進カウンタをする８ビ
ットのバイナリカウンタ、第３計数部は出力６からのタ
イミング信号で動作する８ビットのバイナリカウンタで
ある。而して、このシフトレジスタ１１５−１の出力ｄ
１からの出力信号はオアゲートを介してアダー１１５−
３に供給され、更にその出力はシフトレジスタ１１５−
１の入力側に循環されるようになる。また、アダー１１
５−３からのキャリ信号はキャリＦ／ＦｌＯ７−２を介
してインヒビツトゲート１１５−４に印加される。この
インヒビツトゲート１１５−４は前記同期信号発生回路
１０９の出力１はタイミング信号発生時に出力禁止され
るようになるもので、その出力はオアゲート１１５−５
を介してアダー１１５−３に印加される。また、前記出
力１のタイミング信号はインヒビツトゲート１１５−６
を介してオアゲート１１５−５にも入力される。シフト
レジスタ１１５−１の出力↓はインバーテイドアンドゲ
ート１１５−７、インヒビツトゲート１１５−８に、出
力山はインヒビツトゲート１１５一９及びアンドゲート
１１５−１０に、出力Ｄ４はインヒビツトゲート１１５
−１１及びアンドゲート１１５−１２に、出力屯はイン
ヒビツトゲート１１５−１３及びアンドゲート１１５−
１４に、出力山はインヒビツトゲート１１５−１５及び
アンドゲート１１５−１６に、出力Ｄ７はアンドゲート
１１５−１７に印加される。また、インバーテイトアン
ドゲート１１５−７、インヒビツトゲート１１５−９，
１１５−１１，１１５−１３，１１５−１５には夫々順
に前段のアンドゲート１１５一１０，１１５−１２，１
１５−１４，１１５一１６，１１５−１７が印加され、
各アンドゲートの出力はワンショットのクロック（８φ
ｏのタイム幅）として取り出されるのである。また、イ
ンヒビツトゲート１１５−８には出力ｄ１が印加され、
その出力はアンドゲート１１５−１８に供給される。こ
のアンドゲート１１５−１８には前記同期信号発生回路
１０９の出力１のタイミング信号が印加され、オアゲー
ト１１５−２を介してアダー１１５−３に印加される。
即ち、第２計数部の下２ビットの３進カウントの制御を
行うのである。シフトレジスタ１１５−１の出力ｄ１は
アンドゲート１１５−１９に、アンドゲート１１５−１
４の出力はアンドゲート１１５−２０に印加され、それ
ら出力は前記同期信号発生回路１０９の出力４のタイミ
ング信号に同期してチヤタリング防止用の時間を決める
為のフリップフロップ１１５−２１（ディレィ無し）に
夫々リセット、セット信号として供給される。さて、１
１６はビブラートクロツク選択回路でありアンドゲート
１１６−１にはアンドゲート１１５−１０からのタイム
クロック信号が、アンドゲート１１６−２にはアンドゲ
ート１１５−１２からのタイムクロック信号が結合され
、それらアンドゲート１１６−１，１１６−２の出力は
オアゲート１１６−３を介してアンドゲート１１６−牡
インヒビツトゲート１１６−５に結合される。

更に、インヒビツトゲート１１６−５の出力は前記同期
信号発生回路１０９の出力１のタイミング信号が印加さ
れるアンドゲート１１６−６に、アンドゲート１１６−
４の出力は前記出力４のタイミング信号が印加されるア
ンドゲート１１６−７に供給され、それらアンドゲート
１１６一６，１１６−７の出力はオアゲート１１６−８
を介してビブラートクロツク信号φＢとして出力される
。即ち、このビブラートクロツク信号φＢはビブラート
クロツク選択スイッチＳＡ，ＳＢの選択指定によつて異
なるタイムクロック信号となるのである。ＳＡスイッチ
は第３０図から解るようにシフトレジスタ１１５−１の
第１の計数部で決まるタイムクロック信号を取り出すの
か、第２の計数部て決まるタイムクロック信号を取り出
すのかを指定するものである。而して、ビブラートクロ
ツク信号φＢは第２７図Ａに於ける８進のバイナリのカ
ウンタ１１７に計数歩進信号として印加される。このカ
ウンタ１１７は各出力段から第３１図ａの信号を発生し
、ビブラート制御回路１１８に印加される。そして、こ
の計数状態により、出力ｅ１には第３１図ｂに示すタイ
ミング信号がインヒビツトゲート１１８−１、アンドゲ
ート１１８一２によつて検出され、出力Ｅ２には第３１
図ｃに示すタイミング信号がインヒビツトゲート１１８
一３、アンドゲート１１８−４によつて検出され、出力
Ｅ３には第３１図ｄに示すタイミング信号がアンドゲー
ト１１８−５，１１８−６によつて検出され、出力Ｅ４
には第３１図ｅに示すタイミング信号がインバーテイド
アンドゲート１１８一７、アンドゲート１１８−８によ
つて検出され、出力Ｅ５には第３１図ｆに示すタイミン
グ信号がインヒビツトゲート１１８−９によつて検出さ
れ、更に出力Ｅ６には第３１図ｇに示すタイミング信号
がインヒビツトゲート１１８−１０によつて検出される
。結局出力Ｅ７ては第３１図ｈに示すタイミング信号が
出力Ｅｌ，ｅ３，ｅ６のオアをとるオアゲート１１８−
１０，１１８−１１の直列回路によつて検出され、出力
Ｅ８では第３１図１に示すタイミング信号が出力Ｅｌ，
ｅ２，ｅ５の論理和をとるオアゲート１１８−１３，１
１８−１４の直列回路によつて検出されるようになる。
従つて、出力Ｅ７，ｅ８，ｅ４のタイミング信号はビブ
ラート指定スイッチＢの操作指定時にアンドゲート１１
８−１５〜１１８−１７、オアゲート１０４〜１０５を
介して第７図ＡにおけるＲＯＪブロック信号が供給され
るアンドゲート９７−１〜９７−３に出力されるのであ
る。即ち、ビブラート指定時にはカウンタ１１７のカウ
ント値に従つてΔＰｌ，ΔＰ４が出力される。１１９は
第７図Ｄのインヒビツトゲート６３に印加されるエンベ
ロープクロックを選択するエンベクロツクセレクト回路
である。

ＲＡ，ＲＢはリリース状態でタイムクロック信号を選択
するスイッチ、ＤＡ，ＤＢはデイケイ状態でのタイムク
ロック信号を選択するスイッチ、ＲＯはスローリリース
クロツク信号の選択スイッチであり、また０Ａはオルガ
ン音的（定常音）エンベロープ指定ノスイツチである。
前記アンドゲート１１５−１２から出力されるタイムク
ロック信号はアンドゲート１１９−１〜１１９−３へ、
アンドゲート１１５−１４から出力されるタイムクロッ
ク信号はアンドゲート１１９−４〜１１９−６へ、アン
ドゲ・一ト１１５−１６から出力されるタイムクロック
信号はアンドゲート１１９−７〜１１９−９へ、アンド
ゲート１１５−１７から出力されるタイムクロック信号
はアンドゲート１１９−１０，１１９−１１へ印加され
る。更に、アンドゲート１１ノ９−１，１１９−４，１
１９−７，１１９−１０の夫々にはＲＢスイッチの選択
接点出力が印加され、それらアンドゲートの出力はオア
をとるオアゲート１１９−１２〜１１９−１４の直列回
路に供給されその出力はアンドゲート１１９−１５、イ
ンヒビツトゲート１１９−１６に結合される。前記同期
信号発生回路１０９の出力ｆのタイミング信号はアンド
ゲート１１９−１７〜１１９−１９へ、出力ｇのタイミ
ング信号はアンドゲート１１９−２０〜１１９−２２に
印加される。前記アンドゲート１１９−１５、インヒビ
ツトゲート１１９−１６は夫々アンドゲート１１９−２
０，１１９−１７に与えられ、その出力はオアゲート１
１９−２３を介して第７図Ｄのリリース状態検出信号が
印加されるアンドゲート１１９−２４を介してリリース
クロック信号φＲとして出力するのである。ＲＡスイッ
チは第３０図から解るようにシフトレジスタ１１５−１
の第１の計数部で決まるタイムクロック信号を取り出す
のか、第２の計数部で決まるタイムクロック信号を取り
出すかを指定するものである。アンドゲート１１９−２
，１１９−５，１１９−８の夫々にはＤＢスイッチの選
択接点出力が印加され、それらアンドゲートの出力はオ
アをとるオアゲート１１９−２５，１１９−２６の直列
回路に供給されその出力はアンドゲート１１９−２７、
インヒビツトゲート１１９−２８の夫々に供給される。
更に、このアンドゲート１１９−２７、インヒビツトゲ
ート１１９−２８の出力は夫々アンドゲート１１９−２
１，１１９−１８、オアゲート１１９−２９を介してア
ンドゲート１１９−３０に供給され、第７図Ｄのデイケ
イ状態検出信号時にデイケイクロツク信号を出力するよ
うになる。次に、アンドゲート１１９−６，１１９−９
，１１９−１１の夫々にはスイッチＲｃの選択接点出力
が印加され、それらアンドゲートの出力はオアをとるオ
アゲート１１９−３１，１１９−３２の直列回路に供給
されその出力は第７図Ｄから供給されるスローリリース
状態検出信号の発生時にアンドゲート１１９−３３，１
１９−１９を介してスローリリースクロツク信号φＳｒ
を取り出す。アンドゲート１１９−３はオアゲート１１
９−３７を介して第７図Ｄから供給されるハイリリース
状態検出信号、若しくはアタック状態検出信号の発生時
に出力され、アンドゲート１１９−２２よりハイリリー
スクロック信号φＨｒ若しくはアタッククロック信号φ
９として出力される。而して、アンドゲート１１９−２
４から出力されるリリースクロック信号φ。、アンドゲ
ート１１９−３０から出力されるデイケイクロツク信号
φＤ１アンドゲード１１９−１９から出力されるスロー
リリースクロツク信号φＳｒｌアンドゲ゛一ト１１９−
２２から出力されるハイリリースクロック信号φＨｒの
夫々のタイムクロック信号はオアゲート群１１９−３４
，１１９−３５，１１９−３６の直列回路の出力よりエ
ンベロープクロック信号として第７図Ｄのインヒビツト
ゲート６３に供給される。１２０はアタック状態、デイ
ケイ状態、リリース状態、スローリリース状態、ハイリ
リース状態で第７図Ｃのエンベロープ用のアダー５５に
供給される加算値指定回路であり、エンベロープ係数値
を指定された加算値だけ０＋ョ，ｒ−ョすることによつ
て時間経過に伴うエンベロープの立上り、立下り時間を
急速制御出来るようにするのである。

即ち、Ａａスイッチは５接点の選択スイッチであり、各
接点出力はアタック状態検出信号が印加されるアンドゲ
ート１２０−１〜１２０−５を介して夫々１＋１ｊｒ＋
２ＪＪ＋４ｊｒ＋８ョ，１＋３２Ｊの加算値指令信号を
オアゲート１２０一６〜１２０−１０を介して出力する
。Ｄａスイッチは５接点の選択スイッチであり、各接点
出力はデイケイ状態検出信号が印加されるアンドゲート
１２０−１１〜１２０−１５、オアゲート１２０−６〜
１２０−１０を介して夫々１＋１ｊｒ＋２ョ，ｒ＋４ョ
，ｒ＋８ョ，ｒ＋３２ｊ加算値指令信号として出力する
。また、リリース状態検出信号の発生時にはオアゲート
１２０−１６を介して１＋し加算指令信号を、スローリ
リース状態検出信号の発生時にはオアゲート１２０−１
７を介して１＋１Ｊ加算値指令信号を、ハイリリース状
態検出信号の発生時にはオアゲート１２０−１８を介し
て１＋８．Ｊ加算値指令信号を得ることになり、この加
算値が第７図Ｃのアダー５５にアンドゲート６７−１〜
６７−５を介して供給される。結局、アンドゲート１１
５−１０，１１５−１２，１１５−１４，１１５−１６
，１１５−１７から出力される第１計数部、第２計数部
に於ける夫々異なるタイムクロック信号はビブラートク
ロック選択回路１１６及びエンベクロツクセレクト回路
１１９により夫々の指示に応じて第３０図の゜゛Ｏ゛印
で示した個所が選択され、更に、その選択されたタイム
クロック信号に同期してエンベロープ用のアダー５５に
対する加算値がセレクト出来るのである。第３２図、第
３３図第３４図は、夫々アタック、デイケイ、リリース
状態でのエンベロープ係数値の経時変化についての例を
示したものである。

次に、前述したキー操作タイミング検出回路１１４から
出力される操作された演奏キーに対応するタイミング信
号（８φｏのタイム幅）はキー入力同期Ｆ／ＦｌＯ７−
１に入力され、その出力はアンドゲート１０７−３に印
加される。

このアンドゲート１０７−３はチヤタリング防止用のフ
リップフロップ１１５−２１のセット出力に同期して出
力され、インヒビツトゲート１０７−４に供給されるこ
とによりキーオン信号を発生する。即ち、インヒビツト
ゲート１０７−４は後述詳述さ・れるが演奏キーの数（
この場合４媚）に対応した４８ビットのシフトレジスタ
１０７−５の出力が′４０′゛の時の最初ズワンシヨツ
トの新キー操作によるキーオン信号を得てアンドゲート
１０７−６に供給する。このアンドゲート１０７−６は
第７図Ａに示したインヒビツトゲート６８から出力され
るリセット信号（エンベロープレジスタ５４の中のクリ
アされている空ラインメモリを示す）に応答して空ライ
ンメモリに新キーの音高入力データ及びエンベロープの
アタック状態のセット行う前述した入力指示信号を発生
する。しかも、重奏指示状態に応じて複数のラインメモ
リを指定する入力指示信号となる。即ち、第７図Ａのイ
ンヒビツトゲート６８から出力されるリセット信号は入
力制御回路１０７のアンドゲート１０７−７、インヒビ
ツトゲート１０７−８に供給される。アンドゲート１０
７−７の出力はオアゲート１０７−９、インヒビツトゲ
ート１０７−１０を介して保持されると共に前記インヒ
ビツトゲート１０７一８によつて出力禁止とされるイン
ヒビツトゲート１０７−１１に入力結合される。又アン
ドゲート１０７−７、インヒビツトゲート１０７−８に
は制御タイミング発生回路１０２からの出力６、即ち２
重奏指定、４重奏指定の第２８図Ａ（７）Ｃ，ｄに示し
た信号及び重奏指示の無い指定の常時ＲｌＪ信号、８重
奏指定の第２８図Ａ（７）ｂに示した信号がゲート信号
として印加されている。更に第２８図ＡＯｂに示した信
号は出力５よりインヒビツトゲート１０７−１２を介し
てインヒビツトゲート１０７−１０の出力を禁止し保持
を解除する。従つて、前記インヒビツトゲート１０７−
１１からは各重奏指示に応じた出力６の信号に同期した
信号を発生し、アンドゲート１０７−６からキーオン信
号の発生時に出力されるようになる。而して、アンドゲ
ート１０７−６の出力信号はインヒビツトゲート１０７
−１３及びアンドゲート１０７−１４に供給される。ア
ンドゲート１０７−１４は制御タイミング発生回路１０
２の出力５の信号に同期して出力され、オアゲート１０
７−１５を介して１ビット遅延（１φｏの遅延時間）を
行うフリップフロップ１０７−１６に入力され、その出
力はインヒビツトゲート１０７−１７を介して再びオア
ゲート１０７−１５に供給され循環可能となつている。
即ち、インヒビツトゲート１０７−１７が制御タイミン
グ発生回路１０２の出瓜からの出力信号（第２８図Ａ（
７）ｂ参照）でゲート出力が禁止される迄保持される。
従つて、インヒビツトゲート１０７−１３からの出力信
号はアンドゲート１０７−６の出力発生時からインヒビ
ツトゲート１０７−１７の出力によつてゲート禁止され
る迄の間発生されることになる。依つて、インヒビツト
ゲート１０７−１３からはキーオン信号の８φｏタイム
幅の間に重奏指示に応じて、１φｏタイム幅（重奏指示
無しの場合）、２φｏタイム幅（２重奏指示の場合）、
４φｏタイム幅（４重奏指示の場合）、８φ。タイム幅
（８重奏指示の場合）の入力指示信号を発生することに
なる。この場合、２重奏指示ではラインメモリ！とＬｌ
，Ｌ２とＬ３，Ｌ４とＬ５，Ｌ６とＬ７の４つの組み合
わせ、４重奏指示ではＬ。上３，Ｌ４〜Ｌ７の２つの組
み合わせ、８重奏指示ではＬ。−レの１つの組み合わせ
となり、第７図Ａの音階コードレジスタ２０、オクター
ブコードレジスタ２１の複数のラインメモリに同じ音高
入力コードが入力されると共に第７図Ｄのエンベロープ
レジスタ５４の複数のラインメモリがアタック状態にお
かれ、各レジスタは複数のラインメモリが作動可動とさ
れるのである。而して、アンドゲート１０７一６の出力
は、前記１ビット遅延のフリップフロップ１０７−１６
の出力と共にオアゲート１０７一１８を介して、更にシ
フトレジスタ１０７−５の出力信号が入力されるオアゲ
ート１０７−１９を介してアンドゲート１０７−２０に
印加される。オアゲート１０７−１８は入力指示信号に
同期して取り出されるもので、その出力信号は、アンド
ゲート１０７−２０より、オアゲート１０７一２１から
出力される押されたキーに対応したタイミング信号でシ
フトレジスタ１０７−５に書き込み信号として供給され
る。シフトレジスタ１０７−５はＲｌＪ信号が書き込ま
れると制御タイミング発生回路】０２の出力５からのタ
イミング信号（第２８図Ａのｂ参照）に同期して順次シ
フトされ、演奏キーを押している間は循環保持される演
奏キーを離すと解除される。アンドゲート１０７−２０
の出力はインヒビツトゲート１０７−２２にゲート禁止
信号として供給される。一方、演奏キーが押されること
によりインヒビツトゲート１０７−４から出力されるキ
ーオン信”号はオアゲート１０７−２３を介してフリッ
プフロップ１０７−２４をセットし、そのセット出力は
インヒビツトゲート１０７−２５を介して循環保持され
る。

そして、この循環保持は前記同期信号発生回路１０９の
出力６のタイミング（第２９図ｆ参照）とキャリ用フリ
ップフロップ（Ｆ／Ｆ）１０７−２の出力との論理積を
取るアンドゲート１０７−２６の出力の発生に同期して
解除される。即ち、フリップフロップ１０７−２４のセ
ット出力は各種クロック時間発生回路１１５の中のイン
ヒビツトゲート１１５−２２に印加されシフトレジスタ
１１５−１の第３鼾数部を計数動作開始させることにな
り、従つてこの第３計数部により保持時間を求めること
が出来るので本システムでは演奏キーを押してから約４
５ｒｎｓとなるように設定されている。而して、フリッ
プフロップ１０７−２４のセット出力信号は前記オルガ
ン音的音量指定を行うスイッチ０Ａの共にオアゲート１
０７−２７を介して前記インヒビツトゲート１０７−２
２に印加され、その出力はアンドゲート１０７−２８に
供給される。アンドゲート１０７−２８には更に一致回
路１２１の一致検出信号が印加されており、アンドゲー
ト１０７−２８の出力からはハイリリースセット（Ｈｒ
セット）信号を取出すようになり第７図Ｄに於けるオア
ゲート９２を介してハイリリース同期セットレジスタ９
１にセットされるのである。一致回路１２１はカウンタ
１０８９１１１の０１９０２９Ｓ１９Ｓ２９Ｓ４９Ｓ８
の各段から出力される音高入力コードと第７図Ａの音階
コードレジスタ２０及びオクターブコードレジスタ２１
から出力される音高出力コードとの一致をみるのである
。即ち、スイッチ０Ａがオフ指定の場合にはフリップフ
ロップ１０７−２４の保持時間（約４５ｒＴ１Ｓ）の間
に、既に音階コードレジスタ２０及びオクターブコード
レジスタ２１のラインメモリに音高コードが入力されて
いて且つ演奏キーが離されているものはアンドゲート１
０７一２８からハイリリースセット信号が出力されハイ
リリース状態におかれる。前述した如く、ハイリリース
状態は演奏キーが離された時に急速に音が消滅する状態
をいうのである。又、スイッチ０９がオン指定の場合に
は、演奏キーが離された場合（アンドゲート１０７−２
０の出力が無し）に、離された演奏キーと同じ音高出力
コードのラインメモリをハイリリース状態にセットする
のである。それによつて、クリック音をなくした演奏キ
ーのオフ状態を実現出来るのである。この様に、本発明
の構成によれば、複数の波形を同時的に指示して合成す
ることが出来、しかも夫々の波形間では音量の立上り、
立下りを異ならせることが出来る為、極めて変化にとん
だ効果的な音色の楽音を得ることが出来るのである。

勿論前記実施例では音量曲線形式をα，β別の２種に夫
々指定出来る様にしたがこれは２つに限られんるもので
はなく、２つ以上の波形の合成とすることも出来るもの
である。尚、前記した第７図Ａのブロック毎の波形プロ
グラム指定部３５は第１６図に示した如くスイッチ指定
としたが、あらかじめ必要な指示状態を決めておくこと
により例えばＲＯＭ（リードオンメモリ）等の固定記憶
装置に記憶させておくようにしてもよい。

また、必要な指示内容を磁気カードに記憶させておき、
使用時にそれを読み出してフロップフロップ等のメモリ
にバッファ記憶させるようにしてもよい等種々の方法が
考えられるのである。また、楽音波形の１周期のブロッ
ク数も１６に限られるものではないし、ブロック毎の微
分係数値も１し，Ｒ２Ｊ，ｒ４Ｊのみとは限らないもの
で任意に設計変更可能である。更に、Ｄ／Ａ変換回路の
後段にフィルタ回路を設けることも出来、その場合に例
えばディジタルフィルタを複数種用意しスイッチで任意
に選択するようにしてもよく、これによつて例えば管楽
器やアコステイツクを持つた楽器の共鳴特性及び残響特
性あるいは管楽器の伝送特性等の異なる効果音を得るこ
とが可能である。その他本発明の要旨を逸脱しない範囲
で種々の回路構成をとれることは言うまでもない。以上
詳述した如く、本発明によれば、発生すべき楽音の周波
数に応じた速度で楽音波形のとなりあうアドレス間の変
化値を発生する波形変化値発生手段と、前記楽音のエン
ベロープを制御するために少なくとも２つの異なるエン
ベロープデータを発生するエンベロープ手段と、前記楽
音波形の一周期を複数分割して得られる各アドレスを少
なくとも２つの群にわけ、各群毎に前記エンベロープ手
段から発生される前記少なくとも２つの異なるエンベロ
ープデータのうちのひとつのエンベロープデータを前記
発生すべき楽音の音色に従つて対応づけて、前記波形変
化値発生手段が発生する前記変化値にもとづき各アドレ
ス間のエンベロープ制御された変化値を出力する出力手
段と、この出力手段から得られる前記エンベロープ制御
された変化値を累算して当該アドレスの振幅値を発生す
る波形振幅値発生手段とを具備して構成しているもので
あるから、簡単な構成で、時間とともに音色が変化する
エンベロープが付与された楽音波形を得ることができる
という利点がある。

【図面の簡単な説明】

第１図は本システムの基本概念に基づく原理構成図、第
２図は第１図に用いられるエンベロープモードの図、第
３図は第１図に於ける楽音波形発生装置の基本説明図、
第４図Ａ，Ｂ，Ｃはエンベロープ係数値に従う楽音波形
の相対的変化を示す図、第５図Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ
は本実施例に用いられる論理記号を説明した図、第６図
は第７図Ａ，Ｂ，Ｃ，Ｄの図面接続状態を示す図、第７
図Ａ，Ｂ，Ｃ，Ｄは本システムの心臓部の具体的回路構
成図、第８図は第７図Ａ，Ｂに於けるブロックアドレス
状態に関連する音階に応じた選択出力状態を示すタイム
チャート、第９図は第７図Ａの同期レジスタに関連する
オクターブ毎の加算タイミング出力を示すタイムチャー
ト、第１０図は第７図Ａ，Ｂに於ける音階ステップ数を
説明する図、第１１図Ａ，Ｂ，Ｃは本システムに於ける
音階毎の波形周期を説明するタイムチャート、第１２図
は第７図Ｃに於けるシフトメモリの詳細図、第１３図は
本システムに用いられる音量曲線形式の種類を示した図
、第１４図は本システムに於けるα，β別音量曲線形式
の組み合わせを説明した図、第１５図は本システムに於
ける楽音波形のα，β別ブロックアドレス指定に基づく
説明図、第１６図は第７図Ａに於ける波形プログラム指
定部の詳細図、第１７図は第７図Ｃに於ける出力加算値
を説明する図、第１８図は第７図Ａに於けるサイクル数
カウンタのタイムチャート、第１９図は第７図Ｂの説明
に用いられるサイクル数とデューティとの基本関連説明
図、第２０図は本システムに於けるαβ別周期モード指
定の状態説明図、第２１図は本システムに於けるαβ別
周期モードに関連した詳解図、第２２図、第２３図及び
第２４図は本システムに用いられるトレモロ制御を説明
する波形図、第２５図Ａ，Ｂは本システムに用いられる
撥弦音的トレモロ制御を説明する波形図、第２６図は第
２７図Ａ，Ｂの図面接続状態を説明する図、第２７図Ａ
，Ｂｌは第７図Ａ，Ｂ，Ｃ，Ｄをコントロールする制御
部の具体的回路図、第２８図Ａ，Ｂは第２７図Ａに於け
る重奏関係のタイムチャート、第２９図Ａ，Ｂは第２７
図Ｂに於けるキー入力タイミング及び同期信号に関連す
るタイムチャート、第３０図は各種クロック時間発生回
路に基づくタイムクロックの選択状態を説明する図、第
３１図は本システムに於けるビブラート制御のタイムチ
ャート、第３２図はアタック時の経時変化に伴う各種音
量の立上り状態を説明する図、第３３図はデイケイ時の
経時変化に伴う各種音量変化状態を説明する図、及び第
３４図はリリース時の経時変化に伴う音量変化を説明す
る図である。 １・・・・・・音高入力コードレジスタ、２・・・・・
・クロック制御回路、３・・・・・・波形周期計数回路
、５・・・・・・ブロック毎の波形プログラム指定部、
６・・・・・・乗算回路、７・・・・・音量曲線形成カ
ウンタ、８・・・・・アダー、９・・・・・累算器、１
１・・・・・スピーカ、Ｓ１〜Ｓ６・・・ノ・・・α，
β音量曲線形式指示スイッチ、７２・α，β音量曲線形
式制御回路、７３・・・・エンベロープ状態検出回路。

Claims (1)

【特許請求の範囲】
1. １ 発生すべき楽音の周波数に応じた速度で楽音波形の
   となりあうアドレス間の変化値を発生する波形変化値発
   生手段と、前記楽音のエンベロープを制御するために少
   なくとも２つの異なるエンベロープデータを発生するエ
   ンベロープ手段と、前記楽音波形の一周期を複数分割し
   て得られる各アドレスを少なくとも２つの群にわけ、各
   群毎に前記エンベロープ手段から発生される前記少なく
   とも２つの異なるエンベロープデータのうちのひとつの
   エンベロープデータを前記発生すべき楽音の音色に従つ
   て対応づけて、前記波形変化値発生手段が発生する前記
   変化値にもとづき各アドレス間のエンベロープ制御され
   た変化値を出力する出力手段と、この出力手段から得ら
   れる前記エンベロープ制御された変化値を累算して当該
   アドレスの振幅値を発生する波形変化値発生手段とを具
   備してなる電子楽器における楽音波形発生装置。