JPS6042965A - デ−タ信号変調回路 - Google Patents
デ−タ信号変調回路Info
- Publication number
- JPS6042965A JPS6042965A JP58150256A JP15025683A JPS6042965A JP S6042965 A JPS6042965 A JP S6042965A JP 58150256 A JP58150256 A JP 58150256A JP 15025683 A JP15025683 A JP 15025683A JP S6042965 A JPS6042965 A JP S6042965A
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- JP
- Japan
- Prior art keywords
- data
- signal
- carrier
- data signal
- transmission
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/20—Arrangements for detecting or preventing errors in the information received using signal quality detector
Landscapes
- Engineering & Computer Science (AREA)
- Quality & Reliability (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用゛分野〕
本発明は、必要に応じて送信キャリア信号をオン・オフ
する様なデータ信号変調回路1%に、ペースパン。ド信
号伝送をおこなっている伝送路において、伝送路上の一
部分で変調信号伝送を用いる場合のデータ年号変調回路
に関する。
する様なデータ信号変調回路1%に、ペースパン。ド信
号伝送をおこなっている伝送路において、伝送路上の一
部分で変調信号伝送を用いる場合のデータ年号変調回路
に関する。
従来の変調器の構成を脂1図に示す。従来の変調器にお
いては、送信データ信号1−6と、送信データ信号を変
・−復調系におりて保障す否機な送信キャリア信号1−
8を制御する。キャリア制御信号1−7が入力されてi
す、送信データ信号1−6は、送信データ変調回路1−
1で賀詞され。
いては、送信データ信号1−6と、送信データ信号を変
・−復調系におりて保障す否機な送信キャリア信号1−
8を制御する。キャリア制御信号1−7が入力されてi
す、送信データ信号1−6は、送信データ変調回路1−
1で賀詞され。
キャリア信号出力ゲートl−2に入力される0キャリア
信号出力グート1−2はキャリア制御信号1−7でオン
・オフされ、送信キャリア信条1−1を得ていた。
信号出力グート1−2はキャリア制御信号1−7でオン
・オフされ、送信キャリア信条1−1を得ていた。
しかし、この変調器には、送信データ信号1−6、キャ
リア制御信号1−7が必要であり、キャリア制御信号1
−7の入力のない構成においては。
リア制御信号1−7が必要であり、キャリア制御信号1
−7の入力のない構成においては。
送信データ信号1−6の有無により送信キャリア信号を
オン・オフさせる変調器の実現は不可能であった。
オン・オフさせる変調器の実現は不可能であった。
本発明の目的は、キャリアのオンオフを制御する信号入
力のない変調回路において、送信データ信号のデータ期
間中のみ送信、キャリア信号をオンとし、更に受信系で
確実にデータを再生できる様なデータ信号変調回路を提
供することにある。
力のない変調回路において、送信データ信号のデータ期
間中のみ送信、キャリア信号をオンとし、更に受信系で
確実にデータを再生できる様なデータ信号変調回路を提
供することにある。
このような目的を達成するために1本発明は。
必璧に応じてキャリア信号をオン・オフさせる変調器に
おいて、キャリアのオンオフ制御信号入力のない場合で
も、送信データ信号からデータの有無を判定することに
より、キャリアのオンオフ制御信号を抽出シ7.データ
のある時のみキャリアを送出することに特徴がある。
おいて、キャリアのオンオフ制御信号入力のない場合で
も、送信データ信号からデータの有無を判定することに
より、キャリアのオンオフ制御信号を抽出シ7.データ
のある時のみキャリアを送出することに特徴がある。
また、送信データの開始と同時にキャリア信号の出力を
開始し、送信データは遅延させて、キャリア信号に変調
をかけることにより、相対的にはデータの送信に先立っ
てキャリアの選出が開始される様な変調器を構成するこ
とに特徴がある。
開始し、送信データは遅延させて、キャリア信号に変調
をかけることにより、相対的にはデータの送信に先立っ
てキャリアの選出が開始される様な変調器を構成するこ
とに特徴がある。
〔発明の実施例〕
本発明を第2図に示す送信データ信号に適用した場合の
実施例を図に従って詳細に説明する。
実施例を図に従って詳細に説明する。
本実施例で用いる送信データ信号は、第2図(a)に示
す如く、データ@1#に対してはレベル変化はなく、デ
ータ”0#に対しては、正・負両極に。
す如く、データ@1#に対してはレベル変化はなく、デ
ータ”0#に対しては、正・負両極に。
交互に前半の半ビット分のレベル変化そ生ずるデータ信
号である。
号である。
また第2図(b)に示す如く、信号のレベル変化のない
アイドル期間と、レベル変化のあるアクティブな期間が
ある。
アイドル期間と、レベル変化のあるアクティブな期間が
ある。
アクティブな期間は、第2図(C)に示すフラグ(8ビ
ット: ” 01111110”)により前後を区切ら
れる。
ット: ” 01111110”)により前後を区切ら
れる。
開始フラグ2−1.終了フラグ2−3及び7ングにはさ
まれたデータ2−2がフレームである。
まれたデータ2−2がフレームである。
(第2図(d))
フラグにはさまれたデータ2−2は5ビット連−続し−
t’−゛l“データの次にデータ’0”K追加するゼロ
挿入がさnでおり、フレーム中では連続したデータ“1
7はフラグの6ヒツトが最大である。
t’−゛l“データの次にデータ’0”K追加するゼロ
挿入がさnでおり、フレーム中では連続したデータ“1
7はフラグの6ヒツトが最大である。
以上の信号波形を有する送信データ信号を1本発明に適
用した場合の変調回路のブロック図及びタイムチャート
を第3図に示す。
用した場合の変調回路のブロック図及びタイムチャート
を第3図に示す。
送信データ信号−3−7が変調器の入力端子3−5−に
入力され、アイドル状態からアクティブ状態に変化する
と、リトリガ式単安定マルチバイブレーク又はカンタ等
で構成されるデータセンス回路3−3でフレームの先頭
であることが検出され。
入力され、アイドル状態からアクティブ状態に変化する
と、リトリガ式単安定マルチバイブレーク又はカンタ等
で構成されるデータセンス回路3−3でフレームの先頭
であることが検出され。
データセンス信号3−9をオンとする。キャリア信号出
力ケート3−4はデータセンス信号3−9により制御さ
れ、データセンス信号3−9がオンである期間のみ送信
キャリア信号3−10%出力する。
力ケート3−4はデータセンス信号3−9により制御さ
れ、データセンス信号3−9がオンである期間のみ送信
キャリア信号3−10%出力する。
また、デ−タセンス回路3−3は、送信データ信号3−
7がアクティブ状態からアイドル状態に変化してから一
定時間T4後にフレームの終了を検出してデータセンス
信号3−9そオフとする。
7がアクティブ状態からアイドル状態に変化してから一
定時間T4後にフレームの終了を検出してデータセンス
信号3−9そオフとする。
データセンス信号3−9がオンとなることにより。
キャリア信号出力ゲート3−4は閉じられ、キャリアの
送出は停止される。
送出は停止される。
更に、送信データ信号は、遅延線又はカウンタ等で構成
される0遅延回路3−1に入力され、送信データ信号3
−7よりT3たけ遅れた遅延データ信号3−8が出力さ
れる。変調回路3−2は遅延データ信号3−8を変調し
、キャリア信号出力ゲート3−4を通して送信キャリア
信号3−10を出力する。
される0遅延回路3−1に入力され、送信データ信号3
−7よりT3たけ遅れた遅延データ信号3−8が出力さ
れる。変調回路3−2は遅延データ信号3−8を変調し
、キャリア信号出力ゲート3−4を通して送信キャリア
信号3−10を出力する。
遅延データ信号3−8により変調されたキャリア信号を
出力させることにより、キャリア信号の立ち上がりより
遅れてデータの変幽か開始される0これにより、受信糸
で確実なデータ再生をおこなうことができる。
出力させることにより、キャリア信号の立ち上がりより
遅れてデータの変幽か開始される0これにより、受信糸
で確実なデータ再生をおこなうことができる。
ここで、データセンス回路3−3の動作を第4図に従い
説明する。
説明する。
データセンス回路では、送信データ信号かアイドル状態
からアクティブ状態に変化した時点4−1からデータセ
ンス信号をオンとする。データセンス信号をオンとした
後は、最初のデータ″0”から次のデータ”0”までの
時間t1を監視する。
からアクティブ状態に変化した時点4−1からデータセ
ンス信号をオンとする。データセンス信号をオンとした
後は、最初のデータ″0”から次のデータ”0”までの
時間t1を監視する。
このt□が予め設定ざnた時間′■゛4より短い場合は
、データセンス1″信号をオンのままとし2、次のデー
タ″0″の間隔t2そ監視する。
、データセンス1″信号をオンのままとし2、次のデー
タ″0″の間隔t2そ監視する。
またtlがT4より長い場合は1時間監視開始時から1
4時間後にデータセンス信号をオフとじ。
4時間後にデータセンス信号をオフとじ。
次の送信データ信号のデータ“0”までオン状態そ継続
する。時間監視をtls t2・・・・・・・・・tn
についておこなうことによりデータセンス信号を得る。
する。時間監視をtls t2・・・・・・・・・tn
についておこなうことによりデータセンス信号を得る。
ここで、アクティブ期間においては、第2図に示す如く
、データ“0”と次のデータ“0“の間隔の最大値は、
フラグの7ビツト時間である。このため、T4>7ビツ
ト時間とすれば、データセンス信号は、送信データ信号
のアクティブな期間にオフとなることはない。
、データ“0”と次のデータ“0“の間隔の最大値は、
フラグの7ビツト時間である。このため、T4>7ビツ
ト時間とすれば、データセンス信号は、送信データ信号
のアクティブな期間にオフとなることはない。
以上により、データセンス信号は、送信データ信号が、
アイドルからアクティブになった時点4−1からオンと
なり、アクティブ期間の最後の”0”データ4−2から
14時間後にオフ、更に次のアクティブ期間の先頭4−
3で再びオンとなる信号となる。
アイドルからアクティブになった時点4−1からオンと
なり、アクティブ期間の最後の”0”データ4−2から
14時間後にオフ、更に次のアクティブ期間の先頭4−
3で再びオンとなる信号となる。
以上、説明した様に本発明によれば1%別なキャリア制
御信号入力がなくぞも、送信データ信号からアイドル/
アクティブを判定し、アクティブと判断される期間のみ
キャリア信号をオンとし。
御信号入力がなくぞも、送信データ信号からアイドル/
アクティブを判定し、アクティブと判断される期間のみ
キャリア信号をオンとし。
更にキャリア信号の立ち上がりより遅れてデータの変調
を開始することにより、受信系で確実にデータの貴生の
できるキャリア信号の送出力が可能となる。
を開始することにより、受信系で確実にデータの貴生の
できるキャリア信号の送出力が可能となる。
また、本実施例では、送信データ信号を第2図に示す信
号として説明したが1本発明はこれに限定されるもので
はなく、アイドル期間とアクティブ期間が区別できる送
信データ信号1例えばアクティブ期間のみコード化(マ
ンチェスターコーティング、OM、I等)された信号に
対して、フレーム終了検出時間T4の設定をおこなうこ
とにより応用できる。。
号として説明したが1本発明はこれに限定されるもので
はなく、アイドル期間とアクティブ期間が区別できる送
信データ信号1例えばアクティブ期間のみコード化(マ
ンチェスターコーティング、OM、I等)された信号に
対して、フレーム終了検出時間T4の設定をおこなうこ
とにより応用できる。。
第1図(alは従来変調器のブロック図、第1図(b)
は従来変調器の動作を示すタイムチャート、第2図(a
)、 (b)、 (C)および(d)はそれぞれ本発明
の詳細な説明した送信データの信号形態、信号状態、フ
ラグパターンおよび、フレーム構成を示す図、第3図(
a)は本発明による変調器のフロック図、第3図(b)
は本発明による変調器の動作を示すタイムチャート、第
4図はデータセンス回路の動作を示すタイムチャートで
ある。 ノー4 与←i / ゛じlz (f) /−5 慣” ((1) <12 (C) 2−/ 2−2 2−.3
は従来変調器の動作を示すタイムチャート、第2図(a
)、 (b)、 (C)および(d)はそれぞれ本発明
の詳細な説明した送信データの信号形態、信号状態、フ
ラグパターンおよび、フレーム構成を示す図、第3図(
a)は本発明による変調器のフロック図、第3図(b)
は本発明による変調器の動作を示すタイムチャート、第
4図はデータセンス回路の動作を示すタイムチャートで
ある。 ノー4 与←i / ゛じlz (f) /−5 慣” ((1) <12 (C) 2−/ 2−2 2−.3
Claims (1)
- 送信キャリア信号のオンオフを制御するキャリア制御信
号入力を有しないデータ信号変調回路において、入力門
れる送信データ信号によりデータセイ、ス回路でデータ
の有無を判定し、データのある時のみ送信キャリア信号
を選出し、さらに遅延回路でデータ信号を遅延させるこ
とにより送信キャリア信号の立ち上がりより遅れてデー
タの変調を開始することを特徴とするデータ信号変調回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58150256A JPS6042965A (ja) | 1983-08-19 | 1983-08-19 | デ−タ信号変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58150256A JPS6042965A (ja) | 1983-08-19 | 1983-08-19 | デ−タ信号変調回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6042965A true JPS6042965A (ja) | 1985-03-07 |
Family
ID=15492962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58150256A Pending JPS6042965A (ja) | 1983-08-19 | 1983-08-19 | デ−タ信号変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6042965A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0199325A (ja) * | 1987-10-12 | 1989-04-18 | Sony Corp | エンコーダ回路 |
| JPH04348422A (ja) * | 1990-07-13 | 1992-12-03 | Aisuke Katayama | 分割積型乗算装置 |
-
1983
- 1983-08-19 JP JP58150256A patent/JPS6042965A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0199325A (ja) * | 1987-10-12 | 1989-04-18 | Sony Corp | エンコーダ回路 |
| JPH04348422A (ja) * | 1990-07-13 | 1992-12-03 | Aisuke Katayama | 分割積型乗算装置 |
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