JPS6043018B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6043018B2 JPS6043018B2 JP55064754A JP6475480A JPS6043018B2 JP S6043018 B2 JPS6043018 B2 JP S6043018B2 JP 55064754 A JP55064754 A JP 55064754A JP 6475480 A JP6475480 A JP 6475480A JP S6043018 B2 JPS6043018 B2 JP S6043018B2
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- JP
- Japan
- Prior art keywords
- base
- emitter
- transistor
- lead
- unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W44/00—Electrical arrangements for controlling or matching impedance
- H10W44/20—Electrical arrangements for controlling or matching impedance at high-frequency [HF] or radio frequency [RF]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W44/00—Electrical arrangements for controlling or matching impedance
- H10W44/20—Electrical arrangements for controlling or matching impedance at high-frequency [HF] or radio frequency [RF]
- H10W44/226—Electrical arrangements for controlling or matching impedance at high-frequency [HF] or radio frequency [RF] for HF amplifiers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5445—Dispositions of bond wires being orthogonal to a side surface of the chip, e.g. parallel arrangements
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- Amplifiers (AREA)
- Microwave Amplifiers (AREA)
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Description
【発明の詳細な説明】
本発明は複数個の半導体素子を同一容器内に並列接続し
て動作させる高周波増幅用もしくは発振用等の半導体装
置に関する。
て動作させる高周波増幅用もしくは発振用等の半導体装
置に関する。
高周波増幅用とりわけ高周波電力増幅用トランジスタに
おいては、その出力を増大させるために、しばしば同一
容器内で複数個の半導体素子を並列接続する方法をとつ
ている。
おいては、その出力を増大させるために、しばしば同一
容器内で複数個の半導体素子を並列接続する方法をとつ
ている。
エミッタ接地で動作させるトランジスタを例にとれば、
２個のペレットを用いた場合にはコレクタ用メタライズ
層に２個のペレットを接着し、各ペレットのエミッタ・
ベース電極をそれぞれ金属細線でエミッタ・ベース用の
リード線で接続しており、２個の単位セルを１つのペレ
ットに形成したものを用いた場合にも同様にエミッタ・
ベース電極をそれぞれ金属細線でエミッタ・ベース用の
リード線に接続しているような構造が一般的である。す
なわち、等価的にみると、それぞれの単位トランジスタ
は高周波的に見れば完全な並列接続とはならず、また２
つの単位トランジスタは極めて似た特性を有していても
若干の差を有するところから、それぞれの単位トランジ
スタの高周波的なベース電位に極くわずかではあるが差
が生じ、これが並列動作の場合の平衡性を防げていた。
この結果、従来複数個のペレットもしくは複数個の単位
セルを並列接続して動作させるトランジスタでは単一の
セルを有するトランジスタに比べて利得が低下したり、
セル面積の増大に比例する出力電力が得られなかつたり
、あるいは動作が不安定となる欠点を有していた。
２個のペレットを用いた場合にはコレクタ用メタライズ
層に２個のペレットを接着し、各ペレットのエミッタ・
ベース電極をそれぞれ金属細線でエミッタ・ベース用の
リード線で接続しており、２個の単位セルを１つのペレ
ットに形成したものを用いた場合にも同様にエミッタ・
ベース電極をそれぞれ金属細線でエミッタ・ベース用の
リード線に接続しているような構造が一般的である。す
なわち、等価的にみると、それぞれの単位トランジスタ
は高周波的に見れば完全な並列接続とはならず、また２
つの単位トランジスタは極めて似た特性を有していても
若干の差を有するところから、それぞれの単位トランジ
スタの高周波的なベース電位に極くわずかではあるが差
が生じ、これが並列動作の場合の平衡性を防げていた。
この結果、従来複数個のペレットもしくは複数個の単位
セルを並列接続して動作させるトランジスタでは単一の
セルを有するトランジスタに比べて利得が低下したり、
セル面積の増大に比例する出力電力が得られなかつたり
、あるいは動作が不安定となる欠点を有していた。
本発明は、以上の点に鑑みて、複数の半導体素子を同一
容器内で並列接続して動作させる半導体装置において、
それぞれの単位半導体素子の高周波的な入力電位を等し
くし、利得を低下させす、出力電力を効率よく増大させ
動作を安定にする半導体装置を提供するものである。
容器内で並列接続して動作させる半導体装置において、
それぞれの単位半導体素子の高周波的な入力電位を等し
くし、利得を低下させす、出力電力を効率よく増大させ
動作を安定にする半導体装置を提供するものである。
この目的を実現するため、本発明では、容器内で単位半
導体素子の入力端子間をコンデンサを介して接続してい
る。
導体素子の入力端子間をコンデンサを介して接続してい
る。
すなわち、エミッタ接地で動作させるトランジスタを例
にとれば、２個のペレットを用いた場合には各ペレット
のベース電極配線間にコンデンサを挿入し、また２個の
単位セルを同一のチップに形成したものを用いた場合に
もＪ各ベース電極配線間にコンデンサを挿入した構造を
している。この結果、単位トランジスタの高周波的なベ
ース電位はコンデンサの容量を介してほぼ等しく保たれ
並列動作を補償することになる。以下、図面を参照して
、本発明をより詳細に説７明する。第１図は２個のペレ
ットを用いた従来の高周波増幅用エミッタ接地トランジ
スタの一実施例である。
にとれば、２個のペレットを用いた場合には各ペレット
のベース電極配線間にコンデンサを挿入し、また２個の
単位セルを同一のチップに形成したものを用いた場合に
もＪ各ベース電極配線間にコンデンサを挿入した構造を
している。この結果、単位トランジスタの高周波的なベ
ース電位はコンデンサの容量を介してほぼ等しく保たれ
並列動作を補償することになる。以下、図面を参照して
、本発明をより詳細に説７明する。第１図は２個のペレ
ットを用いた従来の高周波増幅用エミッタ接地トランジ
スタの一実施例である。
このトランジスタはコレクタ・リード４と接続されてい
る絶縁基板５の上に設けられたメタライズ面２７に２個
のペレット６，７を塔載している。接地端子であるエミ
ッタ引き出し電極１４，１５は接続線１０，１１により
エミッタリード２，３に接続されている。入力端子であ
るベース引き出し電極１２，１３は接続線８，９により
ベース・リード１に接続されている。第２図は２個の単
位セルを単一のペレット１６に有する従来の高周波増幅
用エミッタ接地トランジスタの一例である。
る絶縁基板５の上に設けられたメタライズ面２７に２個
のペレット６，７を塔載している。接地端子であるエミ
ッタ引き出し電極１４，１５は接続線１０，１１により
エミッタリード２，３に接続されている。入力端子であ
るベース引き出し電極１２，１３は接続線８，９により
ベース・リード１に接続されている。第２図は２個の単
位セルを単一のペレット１６に有する従来の高周波増幅
用エミッタ接地トランジスタの一例である。
ペレット１６は第１図と同様にコレクタ・リード４と接
続されている絶縁基板５の上に設けられたメタライズ面
２７に搭載されている。このペレット１６には２個の単
位セルがあり、それぞれのエミッタ引き出し電極１４，
１５は接続線１０，１１によりエミッタ・リード２，３
に接続され、またベース引き出し電極１２，１３は接続
線８，９によりベース・リード線に接続されている。第
１図、第２図の電気的な等価回路はまつたく同一であり
、第３図のように書ける。
続されている絶縁基板５の上に設けられたメタライズ面
２７に搭載されている。このペレット１６には２個の単
位セルがあり、それぞれのエミッタ引き出し電極１４，
１５は接続線１０，１１によりエミッタ・リード２，３
に接続され、またベース引き出し電極１２，１３は接続
線８，９によりベース・リード線に接続されている。第
１図、第２図の電気的な等価回路はまつたく同一であり
、第３図のように書ける。
ここでベースリード１、コレクタリード４のインダクタ
ンスはそれぞれ第３図において１８および２５のインダ
クタンスで表わされている。エミッタリード２，３およ
び接続線１０，１１より成るエミッタ・インダクタンス
は第３図の２３で表わされている。ベースの接続線８お
よび９のインダクタンスはそれぞれ第３図の１９および
２０で表わされている。この等価回路に示されるように
、単位トランジスタ２１および２２の若干の特性の違い
や接続１９および２０の若干のインダクタンスの差によ
．り、それぞれの単位トランジスタ２１および２２のベ
ース電位は高周波的には若干異つた値となり、したがつ
て完全な並列動作とはならない。
ンスはそれぞれ第３図において１８および２５のインダ
クタンスで表わされている。エミッタリード２，３およ
び接続線１０，１１より成るエミッタ・インダクタンス
は第３図の２３で表わされている。ベースの接続線８お
よび９のインダクタンスはそれぞれ第３図の１９および
２０で表わされている。この等価回路に示されるように
、単位トランジスタ２１および２２の若干の特性の違い
や接続１９および２０の若干のインダクタンスの差によ
．り、それぞれの単位トランジスタ２１および２２のベ
ース電位は高周波的には若干異つた値となり、したがつ
て完全な並列動作とはならない。
第４図および第５図はそれぞれエミッタ接地トランジス
タを例にした本発明の各実施例である。すなわち、単位
トランジスタの入力端子であるベース引き出し電極１２
，１３の間をコンデンサ３０，３１を介し、接続線２８
，２９を用いて接続する。本発明による等価回路は第６
図に示すように、第３図の従来の装置の等価回路に、各
単位トランジスタのベース間を接続するインダクタンス
３３，３４およびコンデンサ３５，３６が追加されてい
る。コンデンサ３３および３４は同一のメタライズ面３
１に搭載され裏面より接続されている。各トランジスタ
の間の距離は小さく、したがつてインダクタンス３３，
３４の値は非常に小さい。コンデンサ３５，３６を値を
使用周波数で小さいリアクタンスとなるよう大きな容量
値とするが、あるいはマッチング素子の一部として利用
すれば、各単位トランジスタ２１および２２の電位は高
周波的にほぼ同一とみなせるようになり、したがつて並
列動作が補償されることになり、利得や出力の低下を防
ぐことができる。ノ 以上の説明においてはエミッタ接
地トランジスタを例にとつたが、ベース接地トランジス
タでは単位トランジスタの入力端子であるエミッタ引き
出し電極間に、コレクタ接地トランジスタにおいては単
位トランジスタの入力端子であるベース引き出し電極間
に、同様なる並列動作補償用のコンデンサおよび接地線
を設けることができる。
タを例にした本発明の各実施例である。すなわち、単位
トランジスタの入力端子であるベース引き出し電極１２
，１３の間をコンデンサ３０，３１を介し、接続線２８
，２９を用いて接続する。本発明による等価回路は第６
図に示すように、第３図の従来の装置の等価回路に、各
単位トランジスタのベース間を接続するインダクタンス
３３，３４およびコンデンサ３５，３６が追加されてい
る。コンデンサ３３および３４は同一のメタライズ面３
１に搭載され裏面より接続されている。各トランジスタ
の間の距離は小さく、したがつてインダクタンス３３，
３４の値は非常に小さい。コンデンサ３５，３６を値を
使用周波数で小さいリアクタンスとなるよう大きな容量
値とするが、あるいはマッチング素子の一部として利用
すれば、各単位トランジスタ２１および２２の電位は高
周波的にほぼ同一とみなせるようになり、したがつて並
列動作が補償されることになり、利得や出力の低下を防
ぐことができる。ノ 以上の説明においてはエミッタ接
地トランジスタを例にとつたが、ベース接地トランジス
タでは単位トランジスタの入力端子であるエミッタ引き
出し電極間に、コレクタ接地トランジスタにおいては単
位トランジスタの入力端子であるベース引き出し電極間
に、同様なる並列動作補償用のコンデンサおよび接地線
を設けることができる。
さらにその他の高周波増幅もしくは発振用半導体装置た
とえば電界効果トランジスタにおいても入力引き出し電
極間に同様なるコンデンサおよび接続線を設け、並列動
作を補償することができる。また単位半導体素子の数は
２個に限らずコンデンサおよび接続線を追加ずればそれ
以上の固数においても適用できることは勿論である。
とえば電界効果トランジスタにおいても入力引き出し電
極間に同様なるコンデンサおよび接続線を設け、並列動
作を補償することができる。また単位半導体素子の数は
２個に限らずコンデンサおよび接続線を追加ずればそれ
以上の固数においても適用できることは勿論である。
第１図は２個のペレットを並列接続した従来の構造のエ
ミッタ接地トランジスタを示す斜視図、第２図は２個の
単位セルを並列接続した従来の構造のエミッタ接地トラ
ンジスタを示す斜視図、第３図は第１、第２図の等価回
路図、第４図は本発明の一実施の斜視図、第５図は本発
明の他の実施例の斜視図、第６図は第４，５図の等価回
路図てある。 １・・・・・・ベースリード、２，３・・・・・・エミ
ッタリード、４・・・・・・コレクタ・リード、５・・
・・・・絶縁基板、６，７，１６・・・・・・トランジ
スタ・ペレット、８，９，２８，２９・・・・・・ベー
ス接続線、１０，１１・・・・・・エミッタ接続線、１
２，１３・・・・・・ベース引き出し電極、１４，１５
・・・・・・エミッタ引き出し電極、１７・・・・・・
ベース端子、１８・・・・・・ベースリードのインダク
タンス、１９，，２０・・・・・ベース接続線８および
９のインダクタンス、２１，２２・・・・単位トランジ
スタ、２３・・・・・・エミッタ接続線およびエミッタ
リードのインダクタンス、２４・・・・・・エミッタ端
子、２５・・・・コレクタリードのインダクタンス、２
６・・・・・コレクタ端子、２７，３２・・・・・メタ
ライズ面、３０，３１・・・・・コンデンサ。
ミッタ接地トランジスタを示す斜視図、第２図は２個の
単位セルを並列接続した従来の構造のエミッタ接地トラ
ンジスタを示す斜視図、第３図は第１、第２図の等価回
路図、第４図は本発明の一実施の斜視図、第５図は本発
明の他の実施例の斜視図、第６図は第４，５図の等価回
路図てある。 １・・・・・・ベースリード、２，３・・・・・・エミ
ッタリード、４・・・・・・コレクタ・リード、５・・
・・・・絶縁基板、６，７，１６・・・・・・トランジ
スタ・ペレット、８，９，２８，２９・・・・・・ベー
ス接続線、１０，１１・・・・・・エミッタ接続線、１
２，１３・・・・・・ベース引き出し電極、１４，１５
・・・・・・エミッタ引き出し電極、１７・・・・・・
ベース端子、１８・・・・・・ベースリードのインダク
タンス、１９，，２０・・・・・ベース接続線８および
９のインダクタンス、２１，２２・・・・単位トランジ
スタ、２３・・・・・・エミッタ接続線およびエミッタ
リードのインダクタンス、２４・・・・・・エミッタ端
子、２５・・・・コレクタリードのインダクタンス、２
６・・・・・コレクタ端子、２７，３２・・・・・メタ
ライズ面、３０，３１・・・・・コンデンサ。
Claims (1)
- １ 複数個の半導体素子を同一容器内で並列接続し、容
器内で各半導体素子の入力端子間をコンデンサを介して
接続することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55064754A JPS6043018B2 (ja) | 1980-05-16 | 1980-05-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55064754A JPS6043018B2 (ja) | 1980-05-16 | 1980-05-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56161659A JPS56161659A (en) | 1981-12-12 |
| JPS6043018B2 true JPS6043018B2 (ja) | 1985-09-26 |
Family
ID=13267272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55064754A Expired JPS6043018B2 (ja) | 1980-05-16 | 1980-05-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6043018B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011187662A (ja) * | 2010-03-08 | 2011-09-22 | Renesas Electronics Corp | 半導体パッケージ、基板、電子部品、及び半導体パッケージの実装方法 |
-
1980
- 1980-05-16 JP JP55064754A patent/JPS6043018B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56161659A (en) | 1981-12-12 |
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