JPS6244418B2 - - Google Patents

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Publication number
JPS6244418B2
JPS6244418B2 JP53066041A JP6604178A JPS6244418B2 JP S6244418 B2 JPS6244418 B2 JP S6244418B2 JP 53066041 A JP53066041 A JP 53066041A JP 6604178 A JP6604178 A JP 6604178A JP S6244418 B2 JPS6244418 B2 JP S6244418B2
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JP
Japan
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metal wiring
island
integrated circuit
semiconductor integrated
Prior art date
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Expired
Application number
JP53066041A
Other languages
English (en)
Other versions
JPS54157092A (en
Inventor
Ryuichi Kioka
Masayuki Kurozumi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
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Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP6604178A priority Critical patent/JPS54157092A/ja
Priority to US06/044,140 priority patent/US4314268A/en
Publication of JPS54157092A publication Critical patent/JPS54157092A/ja
Publication of JPS6244418B2 publication Critical patent/JPS6244418B2/ja
Granted legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
    • H10W20/423—Shielding layers

Landscapes

  • Bipolar Transistors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Element Separation (AREA)
  • Bipolar Integrated Circuits (AREA)

Description

【発明の詳細な説明】 本発明は特に高周波増幅回路等の半導体集積回
路装置の製造に関するものである。
従来、半導体集積回路装置においては、絶縁物
であるシリコン酸化膜上にその下の半導体基板に
形成された集積回路を構成する各素子を互いに配
線するアルミニウムが蒸着されて金属配線及び外
部電極接続用のボンデイングパツド設置が行われ
ている。この、金属配線（又はボンデイングパツ
ド）はチツプ面積の縮少のために各素子の特にコ
レクタ領域上を通過させることが一般的に行われ
ている。しかしながら、例えばコレクタ領域上を
通過する金属配線と、かゝるコレクタ領域間に
は、シリコン酸化膜を誘電体とするコンデンサが
寄生的に形成され、特に高周波増幅回路等におい
てはこの寄生コンデンサにより不必要な局部帰還
等が生じ、このため異常発振や特性劣化等の不具
合を生じていた。またこのような不具合は設計段
階では予測しがたいものであり、不具合がなくな
るまで修正、試作をくり返さねばならず、半導体
集積回路装置の設計に要する時間が長くなつてい
た。一般的には寄生コンデンサによる不具合を予
防するために、問題となる寄生コンデンサが生じ
やすい素子と金属配線との重なりを避けることが
行われている。しかしながら、この方法は金属配
線を遠回りさせることであり、チツプ面積の増大
を招き、半導体集積回路素子のコストアツプの原
因となつている。また、金属配線の長さが長くな
ることによる抵抗増大が新たな特性不良等の不具
合の原因となつていた。
本発明の目的は、特に高周波増幅回路等の半導
体集積回路装置の金属配線と各素子との間の静電
容量結合を防止することにある。
以下図面を用いて本発明を説明する。
第１図は従来一般的に用いられている半導体集
積回路装置の素子の一例を示すNPNトランジス
タの平面図であり、第２図は第１図の断面図であ
る。第１図及び第２図において１はＮ極性コレク
タ領域、２はＰ極性ベース領域、３はＮ極性エミ
ツタ領域、４は該トランジスタの各電極から配線
される金属配線、５は他の素子間を配線する金属
配線で該トランジスタのコレクタ領域上を通過し
ている。６は金属配線と各素子を絶縁するシリコ
ン酸化膜、７は各素子を分離するためのＰ極性絶
縁拡散領域、８はＰ極性シリコン基板であり、絶
縁拡散領域７と基板８は通常低インピーダンスの
最低電位点（接地又は負電源端）に接続される。
第１図及び第２図のトランジスタのコレクタ領
域１と金属配線５との間ににはシリコン酸化膜６
を誘電体とするコンデンサが形成され、そのた
め、トランジスタと金属配線５に接続される素子
との間に静電容量結合ができ、異常発振や特性劣
化の前述した不具合が生じる。
第３図は本発明を用いた半導体集積回路装置の
素子の一例のNPNトランジスタの平面図であ
り、第４図は第３図の断面図である。第３図及び
第４図において、Ｐ極性シリコン基板１８上にＮ
極性シリコン層をエピタキシヤル成長して、これ
をＰ極性の絶縁拡散領域１７で複数の島領域に分
離し、その１つの島領域をコレクタ領域１１とし
て、これにベース領域１２とエミツタ領域１３と
を形成している。コレクタ領域１１内にはＰ極性
拡散領域１９を設け、かかるＰ極性拡散領域１９
はコレクタ領域１１外の絶縁拡散領域１７までの
びている。絶縁拡散領域１７はＰ極性なので、電
気的にはかかるＰ極性拡散領域１９は絶縁拡散領
域１７と同電位になり、したがつてかかるＰ極性
拡散領域１９は低インピーダンスの最低電位とな
る。また、コレクタ領域１１とは絶縁性を有して
いる。他の素子に接続される金属配線１５はかか
るＰ極性拡散領域１９上の酸化膜１６上に置かれ
る。このことにより、金属配線１５とコレクタ領
域１１との間にはあたかもシールド板を置いたよ
うになり、静電容量結合がなくなり、前述した不
具合が素子面積を増大させることなく解消でき
る。コレクタ・ベース・エミツタの各領域１１，
１２，１３は金属配線１４によりそれぞれ他の素
子と配線されている。
また、かかるＰ極性拡散領域１９はベース領域
１２の拡散時又は絶縁領域１７の拡散時等で同時
に作れるため、工程の増加もない。したがつて、
本発明を用いることにより、金属配線は自由に素
子上を通過させることができ、特性異常が生ずる
ことなくチツプ面積の縮少によるコスト低減、さ
らに設計期間の短縮ができる。
以上、本発明をNPNトランジスタを用いて説
明したが、本発明はPNPトランジスタや電界効果
トランジスタ、さらにダイオード等広範囲に応用
できるものである。
【図面の簡単な説明】
第１図は従来一般に用いられている半導体集積
回路装置の素子の一例を示す平面図、第２図は第
１図の断面図、第３図は本発明の一実施例による
半導体集積回路装置の平面図、第４図は第３図の
断面図である。 １，１１……コレクタ領域、２，１２……ベー
ス領域、３，１３……エミツタ領域、４，１４，
５，１５……金属配線、６，１６……シリコン酸
化膜、７，１７……絶縁分離拡散領域、８，１８
……シリコン基板。

Claims (1)

    【特許請求の範囲】
  1. １ 固定の電位が与えられる絶縁分離領域によつ
    て分離された島状領域にこの島状領域を素子領域
    の一部として有する回路素子が形成され、さらに
    該回路素子の素子領域のいずれとも接触をもたな
    い配線層が前記島状領域を覆う絶縁層上に前記島
    状領域と交差するように形成されている半導体集
    積回路装置であつて、前記配線層の下に位置する
    前記島状領域の部分に前記配線層に沿つて前記絶
    縁分離領域と同じ導電型の領域が形成されてお
    り、該同じ導電型の領域は前記絶縁領域につなが
    つていて前記固定の電位を受けることを特徴とす
    る半導体集積回路装置。
JP6604178A 1978-05-31 1978-05-31 Semiconductor integrated circuit device Granted JPS54157092A (en)

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Application Number Priority Date Filing Date Title
JP6604178A JPS54157092A (en) 1978-05-31 1978-05-31 Semiconductor integrated circuit device
US06/044,140 US4314268A (en) 1978-05-31 1979-05-31 Integrated circuit with shielded lead patterns

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JP6604178A JPS54157092A (en) 1978-05-31 1978-05-31 Semiconductor integrated circuit device

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JPS54157092A JPS54157092A (en) 1979-12-11
JPS6244418B2 true JPS6244418B2 (ja) 1987-09-21

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ID=13304389

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