JPS6043290A - タイミング可変の記憶装置 - Google Patents
タイミング可変の記憶装置Info
- Publication number
- JPS6043290A JPS6043290A JP15073683A JP15073683A JPS6043290A JP S6043290 A JPS6043290 A JP S6043290A JP 15073683 A JP15073683 A JP 15073683A JP 15073683 A JP15073683 A JP 15073683A JP S6043290 A JPS6043290 A JP S6043290A
- Authority
- JP
- Japan
- Prior art keywords
- timing
- storage capacity
- memory card
- information
- address information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は電算機の記憶装置に付設されるメモリカード群
をそれぞれ異なる動作仕様と容量のメモリカードで構成
することを可能とするタイミング可変の記憶装置に関す
るものである。
をそれぞれ異なる動作仕様と容量のメモリカードで構成
することを可能とするタイミング可変の記憶装置に関す
るものである。
（ロ）技術の背景
最近の電算機は効率向上の見地から記憶装置に付設され
たメモリカードの交換、増設が頻繁に行なわれるように
なってきている。しかしながら従来の方式では記憶装置
に実装されるメモリカードは動作仕様、記憶容量が同一
でなければ作動しないという不便さがあった。このため
動作仕様記憶容量の相違するメモリカードより成るメモ
リカード群の実装を可能とする記憶装置の開発が強く要
望されている。
たメモリカードの交換、増設が頻繁に行なわれるように
なってきている。しかしながら従来の方式では記憶装置
に実装されるメモリカードは動作仕様、記憶容量が同一
でなければ作動しないという不便さがあった。このため
動作仕様記憶容量の相違するメモリカードより成るメモ
リカード群の実装を可能とする記憶装置の開発が強く要
望されている。
（Ｑ） 従来技術と問題点
従来は前述したように動作仕様、記憶容量の異なるメモ
リカードを同一の記憶装置に実装することは不可能であ
った。
リカードを同一の記憶装置に実装することは不可能であ
った。
働 発明の目的
本発明の目的は上記従来の欠点に鑑み動作仕様および記
憶容量の異なるメモリカードを混在させて記憶装置の構
成を可能とし、かつ各、メモリカードの実装位置を任意
とする記憶装置を提供することを目的とするものである
。
憶容量の異なるメモリカードを混在させて記憶装置の構
成を可能とし、かつ各、メモリカードの実装位置を任意
とする記憶装置を提供することを目的とするものである
。
（ｅ） 発明の構成
そしてこの目的は本発明によれば、自記憶容量情報格納
手段、前段から送られてくるアドレス情報に自記憶容量
情報を加算して後段ヘアドレス情報として送出する加算
手段、前段から送られて来るアドレス情報と自記憶容量
情報とによって、アドレス信号が自記憶装置を指定して
いるか否かを判断する手段をそれぞれ有する複数の記憶
装置と、前記判断手段の判断結果に基いて複数タイミン
グの１つを選択して全記憶装置へタイミング信号として
供給する機能を有するタイミングカードとから構成した
ことを特徴とするタイミング可変の記憶装置を提供する
ことによって達成される。
手段、前段から送られてくるアドレス情報に自記憶容量
情報を加算して後段ヘアドレス情報として送出する加算
手段、前段から送られて来るアドレス情報と自記憶容量
情報とによって、アドレス信号が自記憶装置を指定して
いるか否かを判断する手段をそれぞれ有する複数の記憶
装置と、前記判断手段の判断結果に基いて複数タイミン
グの１つを選択して全記憶装置へタイミング信号として
供給する機能を有するタイミングカードとから構成した
ことを特徴とするタイミング可変の記憶装置を提供する
ことによって達成される。
Ｃｆ） 発明の実施例
以下本発明の実施例を図面によって詳述する。
第１図は本発明によるタイミング可変の記憶装置の構成
と動作を一実施例に基いて説明するための図であり、同
図においてｌは自記憶容量情報格納手段である記憶容量
設定器、２は加算手段である加算器、８Ａ、８Ｂは比較
器、４はＡ論理積素子、５はＢ論理積素子、６は論理和
素子、７はアドレス信号線、８はアドレス情報線、９は
メモリ選択信号線、ＩＯＡは記憶容量８ＫＢのメモリア
レイ、ｌＯＢは記憶容量１６ＫＢのメモリアレイ、１１
はタイミング選択信号線、１２はタイミング信号線、Ｍ
ＩＡは８ＫＢのメモリアレイを有するメモリカード、１
３Ｂは１６ＫＢのメモリアレイを有するメモリカード、
１４はメモリカード１３Ａの８ＫＢメモリアレイに供給
されるＴＡ動作タイミング、１５はメモリカード１８Ｂ
の１６ＫＢメモリアＶイに供給されるＴＢ動作タイミン
グ、１６はタイミングカード、３０はメモリカード１３
Ａとメモリカード１３Ｂとより成る１対のメモリカード
群を示す。
と動作を一実施例に基いて説明するための図であり、同
図においてｌは自記憶容量情報格納手段である記憶容量
設定器、２は加算手段である加算器、８Ａ、８Ｂは比較
器、４はＡ論理積素子、５はＢ論理積素子、６は論理和
素子、７はアドレス信号線、８はアドレス情報線、９は
メモリ選択信号線、ＩＯＡは記憶容量８ＫＢのメモリア
レイ、ｌＯＢは記憶容量１６ＫＢのメモリアレイ、１１
はタイミング選択信号線、１２はタイミング信号線、Ｍ
ＩＡは８ＫＢのメモリアレイを有するメモリカード、１
３Ｂは１６ＫＢのメモリアレイを有するメモリカード、
１４はメモリカード１３Ａの８ＫＢメモリアレイに供給
されるＴＡ動作タイミング、１５はメモリカード１８Ｂ
の１６ＫＢメモリアＶイに供給されるＴＢ動作タイミン
グ、１６はタイミングカード、３０はメモリカード１３
Ａとメモリカード１３Ｂとより成る１対のメモリカード
群を示す。
第１図に示す如く本発明における記憶装置は８ＫＥのメ
モリアレイを有するメモリカード１３Ａおよび１６ＫＢ
のメモリアレイを有するメモリカード１８Ｂとから成る
１対のメモリカード３０とタイミングカード１６とで構
成されており、８ＫＢのメモリアレイを有するメモリカ
ード１３Ａは前段のメモリカードからアドレス情報線８
によって矢印Ａ方向から送られてくるアドレス情報に自
メモリカードの記憶容量が設定されている記憶容量設定
器ｌの値を加算器２で加算して次段の１６ＫＢのメモリ
アレイを有するメモリカード１３Ｂへ送出する。そして
図示されぬ処理装置からアドレス信号線７″によって送
られてくるアドレス信号の値が、前段のメモリカードか
ら送られてきたアドレス情報と次段へ送出するアドレス
情報との間に有るか否かが比較器８Ａ４３Ｂにより比較
される。
モリアレイを有するメモリカード１３Ａおよび１６ＫＢ
のメモリアレイを有するメモリカード１８Ｂとから成る
１対のメモリカード３０とタイミングカード１６とで構
成されており、８ＫＢのメモリアレイを有するメモリカ
ード１３Ａは前段のメモリカードからアドレス情報線８
によって矢印Ａ方向から送られてくるアドレス情報に自
メモリカードの記憶容量が設定されている記憶容量設定
器ｌの値を加算器２で加算して次段の１６ＫＢのメモリ
アレイを有するメモリカード１３Ｂへ送出する。そして
図示されぬ処理装置からアドレス信号線７″によって送
られてくるアドレス信号の値が、前段のメモリカードか
ら送られてきたアドレス情報と次段へ送出するアドレス
情報との間に有るか否かが比較器８Ａ４３Ｂにより比較
される。
この結果上記の条件を満足した場合はメモリ選択信号線
９が′０′となシ記憶容＠８ＫＢのメモリアレイＩＯＡ
もしくは記憶容量１６ＫＢのメモリア１／イｌＯＢにメ
モリ選択信号を送出する。このことは、同時にタイミン
グ選択信号線１１によってタイミングカード１６へタイ
ミング選択信号で通知される。但し前記比較器８Ａおよ
び前記比較器３Ｂは選択された場合に′ｏ′を出方する
。したがって前記８ＫＢのメモリアレイＩＯＡを有する
メモリカード１８Ａが選択された場合は前記タイミング
カード１６の中のＡ論理積素子４がＯＮとなり、ＴＡ動
作タイミング１４が論理和素子６を介してタイミング信
号線１２によって前記記憶容量８ＫＢのメモリアレイＩ
ＯＡに供給される。また前記１６ＫＢのメモリ・アレイ
ＩＯＢを有するメモリカード１８Ｂが選択された場合は
前記タイミングカード１６の中のＢ論理積素子５がＯＮ
となり、ＴＢ動作タイミング１５が前記論理和素子６を
介してタイミング信号線１２によって前記記憶容量１６
ＫＢのメモリアレイＩＯＢに供給される。このように前
段から送られてくるアドレス情報によって情報受入れの
可否を前記記憶容量設定器ｌおよび前記比較器３Ａ、３
Ｂによって判断し該情報受入れの可否を前記タイミング
選択信号線１１を介して前記タイミングカード１６に通
報し、可の場合は該タイミングカード１６から前記タイ
ミング信号線１２を介して送られてくる当該ＴＡ動作タ
イミング１４１またはＴ、Ｂ動作タイミング１５の情報
を受取る。そしてこの操作によって情報受入れを可とす
る前記メモリカード１３Ａ％または１３Ｂがアクセスさ
れる。
９が′０′となシ記憶容＠８ＫＢのメモリアレイＩＯＡ
もしくは記憶容量１６ＫＢのメモリア１／イｌＯＢにメ
モリ選択信号を送出する。このことは、同時にタイミン
グ選択信号線１１によってタイミングカード１６へタイ
ミング選択信号で通知される。但し前記比較器８Ａおよ
び前記比較器３Ｂは選択された場合に′ｏ′を出方する
。したがって前記８ＫＢのメモリアレイＩＯＡを有する
メモリカード１８Ａが選択された場合は前記タイミング
カード１６の中のＡ論理積素子４がＯＮとなり、ＴＡ動
作タイミング１４が論理和素子６を介してタイミング信
号線１２によって前記記憶容量８ＫＢのメモリアレイＩ
ＯＡに供給される。また前記１６ＫＢのメモリ・アレイ
ＩＯＢを有するメモリカード１８Ｂが選択された場合は
前記タイミングカード１６の中のＢ論理積素子５がＯＮ
となり、ＴＢ動作タイミング１５が前記論理和素子６を
介してタイミング信号線１２によって前記記憶容量１６
ＫＢのメモリアレイＩＯＢに供給される。このように前
段から送られてくるアドレス情報によって情報受入れの
可否を前記記憶容量設定器ｌおよび前記比較器３Ａ、３
Ｂによって判断し該情報受入れの可否を前記タイミング
選択信号線１１を介して前記タイミングカード１６に通
報し、可の場合は該タイミングカード１６から前記タイ
ミング信号線１２を介して送られてくる当該ＴＡ動作タ
イミング１４１またはＴ、Ｂ動作タイミング１５の情報
を受取る。そしてこの操作によって情報受入れを可とす
る前記メモリカード１３Ａ％または１３Ｂがアクセスさ
れる。
第２図は情報と信号形態の一実施例を示す図であり、（
ａ）はメモリカード別の入出力アドレス情報の例、（至
）はアドレス情報と比較器からの出力信号の関係をそれ
ぞれ示す。同図において前回と同等の部分については同
一符号を付しておりＸは前段からのアドレス情報、Ｙは
次段へ送出するアドレス情報、Ｐ゛はアドレス情報が′
″ｏｏｏ’以上’ｏｏｉ’未満、Ｇはアドレス情報が’
００１’を超え゛０１１′未満をそれぞれ示す。
ａ）はメモリカード別の入出力アドレス情報の例、（至
）はアドレス情報と比較器からの出力信号の関係をそれ
ぞれ示す。同図において前回と同等の部分については同
一符号を付しておりＸは前段からのアドレス情報、Ｙは
次段へ送出するアドレス情報、Ｐ゛はアドレス情報が′
″ｏｏｏ’以上’ｏｏｉ’未満、Ｇはアドレス情報が’
００１’を超え゛０１１′未満をそれぞれ示す。
第２図（ａ）に示す如くメモリカード１３ＡはＸで示す
前段からのアドレス情報′″ｏｏｏ’とＹで示す次段へ
送出するアドレス情報″″００１′未満の情報受入れが
可で、メモリカード１８Ｂは同様に’００１’を超え’
Ｏ１ｌ’未満の情報受入れが可である。次に第２図（１
）ンに示す如くアドレス情報が′″０００′以上′″０
０１′未満のときは比較器３Ａからの出力信号は１０′
、比較器８Ｂからの出力信号は１１′となり、アドレス
情報がゞ００１＃を超え’０１１’未満のときは前記比
較器３Ａからの出力信号は１′、前記比較器８Ｂからの
出力信号は０′となる。
前段からのアドレス情報′″ｏｏｏ’とＹで示す次段へ
送出するアドレス情報″″００１′未満の情報受入れが
可で、メモリカード１８Ｂは同様に’００１’を超え’
Ｏ１ｌ’未満の情報受入れが可である。次に第２図（１
）ンに示す如くアドレス情報が′″０００′以上′″０
０１′未満のときは比較器３Ａからの出力信号は１０′
、比較器８Ｂからの出力信号は１１′となり、アドレス
情報がゞ００１＃を超え’０１１’未満のときは前記比
較器３Ａからの出力信号は１′、前記比較器８Ｂからの
出力信号は０′となる。
そして前記比較器８Ａ、８Ｂからの出力信号が１０′の
とき当該メモリカード１１３Ａ、１３Ｂは該情報を受入
れる。
とき当該メモリカード１１３Ａ、１３Ｂは該情報を受入
れる。
（２）発明の効果
以上詳細に説明したように本発明のタイミング可変の記
憶装置は各メモリカードの動作特性および記憶容量を意
識することなく記憶装置を構成できるので融通性に優れ
増設などを容易に行ない得るといった効果大なるもので
ある。
憶装置は各メモリカードの動作特性および記憶容量を意
識することなく記憶装置を構成できるので融通性に優れ
増設などを容易に行ない得るといった効果大なるもので
ある。
第１図は本発明によるタイミング町父の記憶装置の構成
と動作を説明するだめの図、第２図は情報と信号形態の
一実施例を示す図である。 論理積素子、６は論理和素子、７はアドレス１ａ号線、
８はアドレス情報線、９はメモリ選択信号４ｊ；ｊ、１
０Ａ％ＩＯＢはメモリアレイ、１１はタイミング這択信
号線、１２はタイミング信号線、１３Ａ、１８Ｂはメモ
リカード、１４はＴＡ動作タイミンク、１５はＴＢ動作
タイミング、１６はタイミングカード、３０はメモリカ
ード１８Ａと、メモリカード１３Ｂとより成る１対のメ
モリカードをそれぞれ示す。
と動作を説明するだめの図、第２図は情報と信号形態の
一実施例を示す図である。 論理積素子、６は論理和素子、７はアドレス１ａ号線、
８はアドレス情報線、９はメモリ選択信号４ｊ；ｊ、１
０Ａ％ＩＯＢはメモリアレイ、１１はタイミング這択信
号線、１２はタイミング信号線、１３Ａ、１８Ｂはメモ
リカード、１４はＴＡ動作タイミンク、１５はＴＢ動作
タイミング、１６はタイミングカード、３０はメモリカ
ード１８Ａと、メモリカード１３Ｂとより成る１対のメ
モリカードをそれぞれ示す。
Claims (1)
- 自記憶容量情報格納手段、前段から送られてくるアドレ
ス情報に自記憶容量情報を加算して後段ヘアドレス情報
として送出する加算手段、前段から送られて来るアドレ
ス情報と自記憶容量情報とによって、アドレス信号が自
記憶装置を指定しているか否かを判断する手段をそれぞ
れ有する複数の記憶装置と、前記判断手段の判断結果に
基いて複数タイミングの１つを選択して全記憶装置へタ
イミング信号として供給する機能を有するタイミングカ
ードとから構成したことを特徴とするタイミング可変の
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15073683A JPS6043290A (ja) | 1983-08-17 | 1983-08-17 | タイミング可変の記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15073683A JPS6043290A (ja) | 1983-08-17 | 1983-08-17 | タイミング可変の記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6043290A true JPS6043290A (ja) | 1985-03-07 |
Family
ID=15503286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15073683A Pending JPS6043290A (ja) | 1983-08-17 | 1983-08-17 | タイミング可変の記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6043290A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0672190A (ja) * | 1992-05-25 | 1994-03-15 | Ngk Insulators Ltd | 架線支持構造 |
-
1983
- 1983-08-17 JP JP15073683A patent/JPS6043290A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0672190A (ja) * | 1992-05-25 | 1994-03-15 | Ngk Insulators Ltd | 架線支持構造 |
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