JPS6043293A - ラツチ付メモリ - Google Patents
ラツチ付メモリInfo
- Publication number
- JPS6043293A JPS6043293A JP58150143A JP15014383A JPS6043293A JP S6043293 A JPS6043293 A JP S6043293A JP 58150143 A JP58150143 A JP 58150143A JP 15014383 A JP15014383 A JP 15014383A JP S6043293 A JPS6043293 A JP S6043293A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- latch
- memory
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ラッチ回路を有する半導体メモリに関するも
のであり、特にメモリの出力をラッチ回路を経て外部に
取り出す際の、ラッチ回路へのストローブ信号の供給方
法に関するものである。
のであり、特にメモリの出力をラッチ回路を経て外部に
取り出す際の、ラッチ回路へのストローブ信号の供給方
法に関するものである。
計算機システムにおいて、半導体メモリヲ用いてメモリ
装置を構成する場合の多くは、半導体メモリの前後にレ
ジスタを置いて、半導体メモリの入・出力信号が同期信
号によって制御される様に構成される。半導体メモリの
入・出力バッファ回路にラッチ機能を設けることにより
、上記のレジスタを半導体メモリの内部に取り込み、シ
ステムから見たメモリ装置の情報読出し時間（アクセス
時間）を短縮する方法が特願昭５７−１０３８２３号に
て先に提案されている。第１図は入・出力バッファ回路
にラッチ機能を設けた半導体メモリのブロック図である
。また第２図は第１図での各信号の波形とタイミングを
説明したものである。入力信号はクロッ！信号Ａにより
ラッチ付人力バッファ回路１０でとり込まれる。これに
応じてデコーダ回路１２から経てメモリ駆動信号Ｖｔ
（例えばワード線駆動信号やディジット線駆動信号）が
メモリセルアレイ１４に印加される。読出し・書込み制
御人力Ｒ／Ｗはライトアンプに印加芒れる。
装置を構成する場合の多くは、半導体メモリの前後にレ
ジスタを置いて、半導体メモリの入・出力信号が同期信
号によって制御される様に構成される。半導体メモリの
入・出力バッファ回路にラッチ機能を設けることにより
、上記のレジスタを半導体メモリの内部に取り込み、シ
ステムから見たメモリ装置の情報読出し時間（アクセス
時間）を短縮する方法が特願昭５７−１０３８２３号に
て先に提案されている。第１図は入・出力バッファ回路
にラッチ機能を設けた半導体メモリのブロック図である
。また第２図は第１図での各信号の波形とタイミングを
説明したものである。入力信号はクロッ！信号Ａにより
ラッチ付人力バッファ回路１０でとり込まれる。これに
応じてデコーダ回路１２から経てメモリ駆動信号Ｖｔ
（例えばワード線駆動信号やディジット線駆動信号）が
メモリセルアレイ１４に印加される。読出し・書込み制
御人力Ｒ／Ｗはライトアンプに印加芒れる。
これに応じてメモリ駆動信号■２がメモリセルアレイ１
４に印加される。この結果、選択メモリセル（交叉型フ
リップフロップ回路で構成）のコレフタ応答波形■ｃ１
、 Ｖｃｏは第２図の様になり、書き込みサイクルの
時刻Ｐｌにおいてメモリセルの反転（書込み動作）が起
こる。一方、クロック信号Ｂにより出力バッファＢが動
作し、メモリセルアレイ１４中の選択メモリセルの状態
はセンスゲート１８を介して出力バッファ２０中にとり
込まれる。読み出しサイクルにおいてはこの出カッ（ソ
ファ２０よりメモリ出力が取り出される。メモリセルの
反転直後のしばらくの期間はメモリセルのコレクタ電位
Ｖｃｌ 、 ＶＣＯは定常値に達せず正常な読出しを行
なえない状態でありセンス出力に中間レベルがあられれ
る。このセンス出力は出力バッファ回路の入力となり、
クロック信号Ｂによりラッチをかけようとすると、中間
レベル入力とクロック信号Ｂで取り込む時間が重なると
、出力に第２図に示す様な振動した波形があられれ、振
動あるいは発振の原因になりうる。さらにＲ／Ｗ信号と
クロック信号Ｂの位相関係によっては、クロック信号Ｂ
が、書込み前あるいは書込み後のセンス出力のいずれを
ラッチするかが変化してしまい、出力の期待値が確定し
ない。一般に書込みサイクルにかいては出力の反転は不
要であるが、出力ラッチ用のクロック信号Ｂは読み出し
サイクルであろうと、書込みサイクルであろうと構わず
に入力されるので、メモリ内部において、このクロック
信号Ｂがラッチ回路に印加されない様に制御すべきであ
る。
４に印加される。この結果、選択メモリセル（交叉型フ
リップフロップ回路で構成）のコレフタ応答波形■ｃ１
、 Ｖｃｏは第２図の様になり、書き込みサイクルの
時刻Ｐｌにおいてメモリセルの反転（書込み動作）が起
こる。一方、クロック信号Ｂにより出力バッファＢが動
作し、メモリセルアレイ１４中の選択メモリセルの状態
はセンスゲート１８を介して出力バッファ２０中にとり
込まれる。読み出しサイクルにおいてはこの出カッ（ソ
ファ２０よりメモリ出力が取り出される。メモリセルの
反転直後のしばらくの期間はメモリセルのコレクタ電位
Ｖｃｌ 、 ＶＣＯは定常値に達せず正常な読出しを行
なえない状態でありセンス出力に中間レベルがあられれ
る。このセンス出力は出力バッファ回路の入力となり、
クロック信号Ｂによりラッチをかけようとすると、中間
レベル入力とクロック信号Ｂで取り込む時間が重なると
、出力に第２図に示す様な振動した波形があられれ、振
動あるいは発振の原因になりうる。さらにＲ／Ｗ信号と
クロック信号Ｂの位相関係によっては、クロック信号Ｂ
が、書込み前あるいは書込み後のセンス出力のいずれを
ラッチするかが変化してしまい、出力の期待値が確定し
ない。一般に書込みサイクルにかいては出力の反転は不
要であるが、出力ラッチ用のクロック信号Ｂは読み出し
サイクルであろうと、書込みサイクルであろうと構わず
に入力されるので、メモリ内部において、このクロック
信号Ｂがラッチ回路に印加されない様に制御すべきであ
る。
本発明の目的は、ラッチ機能を出力回路に持つ半導体メ
モリにおいて、出力が確定する必要がない書込みサイク
ルにおいては、出力ラッチ用のストローブ信号”ｅＬｓ
Ｉ内部において抑止し、書込み直後の不確定なメモリセ
ルからのセンス信号により、出力ラッチ回路が振動した
りノイズ誘起により誤動作する事を防止しようとするも
のである。
モリにおいて、出力が確定する必要がない書込みサイク
ルにおいては、出力ラッチ用のストローブ信号”ｅＬｓ
Ｉ内部において抑止し、書込み直後の不確定なメモリセ
ルからのセンス信号により、出力ラッチ回路が振動した
りノイズ誘起により誤動作する事を防止しようとするも
のである。
このために、第３図に示す様に出力ラッチ用のクロック
信号ＣＬＯＣＫ−Ｂ’Ｔｈコントロールするだめのゲー
ト回路２４を設け、外部より供給するか又はＲ／Ｗ制御
信号を利用してＬＳＩ内で発生するかのいずれかの方法
でクロックイネーブル信号ＣＬＥ＆発生し、この信号で
もって上記ゲート回路２４（クロック入力アンプを兼ね
る）を制御し、読み出しサイクルでは出力ラッチ回路２
０′にラッチストローブ信号ＶｃＬｘ’に正常に印加し
、書込みサイクルにおいてはＶＣＬＫが出力ラッチ回路
２０′を反転させない様にする。
信号ＣＬＯＣＫ−Ｂ’Ｔｈコントロールするだめのゲー
ト回路２４を設け、外部より供給するか又はＲ／Ｗ制御
信号を利用してＬＳＩ内で発生するかのいずれかの方法
でクロックイネーブル信号ＣＬＥ＆発生し、この信号で
もって上記ゲート回路２４（クロック入力アンプを兼ね
る）を制御し、読み出しサイクルでは出力ラッチ回路２
０′にラッチストローブ信号ＶｃＬｘ’に正常に印加し
、書込みサイクルにおいてはＶＣＬＫが出力ラッチ回路
２０′を反転させない様にする。
第４図は第１の実施例であり、クロックイネーブル信号
０ＬＥｅチツプの外部より印加する例である。この実施
例はクロック信号の制御ゲーＩｆシリーズゲート回路で
構成した例であり、クロックイネーブル信号０ＬＥ＝ｉ
エミツタフオロワ回路で１段レベルシフトした後、シリ
ーズゲート回路の下段に入力している。ＣＬＥがＨｉｇ
ｈ入力時には、ＣＬＯＣＫ−Ｈの如何によらず、ＹＯＬ
ＫがＬＯＷｆｉｘとなり％ＶＣＬＫは出力ラッチ回路を
反転させない。第５図はシリーズゲート回路を用いない
例で、クロックイネーブル入力ＣＬＥをいったん入力バ
ッファ回路でレベル変換した後、ＣＬＯＣＫ−Ｂの入力
バッファ回路に入力している。第４図の場合と同様に、
ＣＬＥが）ｌｉｇｈ入力時にはクロック信号ＣＬＯＣＫ
−Ｈの如何によらず、Ｖ ＣＬＫがＬＯＷｆｉｘとなり
出力ラッチ回路を反転場せない。これら第４図、第５図
ではＬＳＩ外部からの制御信号ＣＬＥｆ、用い、ており
、１ピン、１侶号入力の増加を要する。
０ＬＥｅチツプの外部より印加する例である。この実施
例はクロック信号の制御ゲーＩｆシリーズゲート回路で
構成した例であり、クロックイネーブル信号０ＬＥ＝ｉ
エミツタフオロワ回路で１段レベルシフトした後、シリ
ーズゲート回路の下段に入力している。ＣＬＥがＨｉｇ
ｈ入力時には、ＣＬＯＣＫ−Ｈの如何によらず、ＹＯＬ
ＫがＬＯＷｆｉｘとなり％ＶＣＬＫは出力ラッチ回路を
反転させない。第５図はシリーズゲート回路を用いない
例で、クロックイネーブル入力ＣＬＥをいったん入力バ
ッファ回路でレベル変換した後、ＣＬＯＣＫ−Ｂの入力
バッファ回路に入力している。第４図の場合と同様に、
ＣＬＥが）ｌｉｇｈ入力時にはクロック信号ＣＬＯＣＫ
−Ｈの如何によらず、Ｖ ＣＬＫがＬＯＷｆｉｘとなり
出力ラッチ回路を反転場せない。これら第４図、第５図
ではＬＳＩ外部からの制御信号ＣＬＥｆ、用い、ており
、１ピン、１侶号入力の増加を要する。
第２の実施例として、ＬＳＩ外部からの専用のクロック
イネーブル信号を必菅とせず、これをＬＳＩ内部で信号
処理して発生する実施例を示す。
イネーブル信号を必菅とせず、これをＬＳＩ内部で信号
処理して発生する実施例を示す。
第６図は外部からのメモリ読出し・畳込み制償（１悄号
Ｒ／Ｗを利用してクロックイネーブル信号ＣＬＥ’！４
ｌ−ＬＳＩ内８部で発生させるものである。Ｒ／ Ｗ信
号は、本来のメモリセルの読出し・書込み制御信号に利
用すると共に、何段かの遅姑用回路ｋＭてＲ／Ｗよりｔ
ｐｄｌ遅れたＶＨ侶信号発生する。
Ｒ／Ｗを利用してクロックイネーブル信号ＣＬＥ’！４
ｌ−ＬＳＩ内８部で発生させるものである。Ｒ／ Ｗ信
号は、本来のメモリセルの読出し・書込み制御信号に利
用すると共に、何段かの遅姑用回路ｋＭてＲ／Ｗよりｔ
ｐｄｌ遅れたＶＨ侶信号発生する。
Ｒ／ＷとＶｌｌｌとｋＮＯＲ回路に入れて、その出力と
してＣＬＥ信号を得る。第６図（ｂ）はこのタイミング
関係を示したものである。このＯＬＥ信号を第４図、第
５図のＣＬＥ信号として用いて、所定の出力ラッチ駆動
信号Ｖ ＣＬＫを得る。なお第６図ではＲ／Ｗ信号より
ＯＬＥを得る方法として数段の遅延用論理回路を用いた
が単安定マルチノくイブレータを用いて、Ｒ／Ｗ信号か
らこれより幅の広いＣＬＥ信号を得ることができるのは
明らかである。
してＣＬＥ信号を得る。第６図（ｂ）はこのタイミング
関係を示したものである。このＯＬＥ信号を第４図、第
５図のＣＬＥ信号として用いて、所定の出力ラッチ駆動
信号Ｖ ＣＬＫを得る。なお第６図ではＲ／Ｗ信号より
ＯＬＥを得る方法として数段の遅延用論理回路を用いた
が単安定マルチノくイブレータを用いて、Ｒ／Ｗ信号か
らこれより幅の広いＣＬＥ信号を得ることができるのは
明らかである。
これまでの説明ではＲ／Ｗ、 ＣＬ Ｅ 、 Ｖ ＣＬ
ｘ等の各信号は特定の極性を仮定したが、これらの信号
の中のあるものが逆の極性であっても、これに対応する
様にクロック回路の制御論理を組むことは容易であるの
で省略する。
ｘ等の各信号は特定の極性を仮定したが、これらの信号
の中のあるものが逆の極性であっても、これに対応する
様にクロック回路の制御論理を組むことは容易であるの
で省略する。
以上述べた様に、本発明によれば、出力ラッチ回路を持
つ半導体メモリにおいて、書込み直後の不安定なメモリ
セルからのセンス信号が出力ラッチ回路に印加場れても
、この書込みサイクルでは、ストローブ信号をＬＳＩ内
部で制御し、ラッチ回路の出力反転動作を禁止する。こ
の結果、不確定な入力による不安定なラッチ動作を防止
し、出力の振動あるいは発振を防止することができる。
つ半導体メモリにおいて、書込み直後の不安定なメモリ
セルからのセンス信号が出力ラッチ回路に印加場れても
、この書込みサイクルでは、ストローブ信号をＬＳＩ内
部で制御し、ラッチ回路の出力反転動作を禁止する。こ
の結果、不確定な入力による不安定なラッチ動作を防止
し、出力の振動あるいは発振を防止することができる。
さらにこのストローブ信号を抑制する機能により、本来
出力確定のいらないサイクルでの出力の反転動作を県止
し、出力反転にともない′電源ノイズの発生やメモリ特
性への影響を排除することができる。
出力確定のいらないサイクルでの出力の反転動作を県止
し、出力反転にともない′電源ノイズの発生やメモリ特
性への影響を排除することができる。
第１図は入・出力ラッチ付メモリのブロック図、第２図
はその人゛・出力信号および内部信号のタイミング図、
第３図は出力ラッチ用ストローブ信号の制御方法を示す
図、第４図と第５図は第３図の具体的実施例を示す回路
図、第６図はクロックイネーブル信号の発生方法を示す
図である。 ＣＬＯＣＫ−Ａ・・・入力ラッチ用クロック信号、ＣＬ
ＯＣＫ−Ｂ・・・出力ラッチ用クロツク１ｄ号、１し呈
ｌ・・・メモリ読出し・書込み制御信号％ Ｖｌ ＋
ｖ２・・・メモリ内部駆動信号、ＣＬＥ・・・クロック
回路・−プル（＝号、Ｖ（！ＬＫ・・・出力ラッチ駆動
信号、 ＶＢＢＩ 。 ＶＩＩ８２・・・参照電圧、Ｖｃｓ・・・定電流源駆動
電圧、（−］ 第 ／Ｉｎ 第 ２ 図 自牝８しすイア？し 害ミνΣみサイア１し 剖乙８し
すイアＪし■ Ｍ ３ 図 （ａ、） Ｃｂ） 笛４ 図 ７５ 口 第 ＩＱ （ｔスーフ （υツ クｗ −Ａ−Ｊ−一 〕匁 〆β／ −−Ｙ−Ｆ− ＣＩＥ −Ｆ−１−
はその人゛・出力信号および内部信号のタイミング図、
第３図は出力ラッチ用ストローブ信号の制御方法を示す
図、第４図と第５図は第３図の具体的実施例を示す回路
図、第６図はクロックイネーブル信号の発生方法を示す
図である。 ＣＬＯＣＫ−Ａ・・・入力ラッチ用クロック信号、ＣＬ
ＯＣＫ−Ｂ・・・出力ラッチ用クロツク１ｄ号、１し呈
ｌ・・・メモリ読出し・書込み制御信号％ Ｖｌ ＋
ｖ２・・・メモリ内部駆動信号、ＣＬＥ・・・クロック
回路・−プル（＝号、Ｖ（！ＬＫ・・・出力ラッチ駆動
信号、 ＶＢＢＩ 。 ＶＩＩ８２・・・参照電圧、Ｖｃｓ・・・定電流源駆動
電圧、（−］ 第 ／Ｉｎ 第 ２ 図 自牝８しすイア？し 害ミνΣみサイア１し 剖乙８し
すイアＪし■ Ｍ ３ 図 （ａ、） Ｃｂ） 笛４ 図 ７５ 口 第 ＩＱ （ｔスーフ （υツ クｗ −Ａ−Ｊ−一 〕匁 〆β／ −−Ｙ−Ｆ− ＣＩＥ −Ｆ−１−
Claims (1)
- １、 メモリセルからのセンス信号をストローブ信号で
ラッチする出力バッファ手段を持つ半導体メモリにおい
て、書込みサイクル等の出力確定を必要としないサイク
ルにおいては、前記ストローブ信号が前記出力バッファ
手段に印加きれるのを禁止して前記出力バッファ手段の
反転動作を阻止する手段を有すること全特徴とするラッ
チ付メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58150143A JPS6043293A (ja) | 1983-08-19 | 1983-08-19 | ラツチ付メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58150143A JPS6043293A (ja) | 1983-08-19 | 1983-08-19 | ラツチ付メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6043293A true JPS6043293A (ja) | 1985-03-07 |
Family
ID=15490429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58150143A Pending JPS6043293A (ja) | 1983-08-19 | 1983-08-19 | ラツチ付メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6043293A (ja) |
-
1983
- 1983-08-19 JP JP58150143A patent/JPS6043293A/ja active Pending
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