JPS6043751A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPS6043751A JPS6043751A JP58150618A JP15061883A JPS6043751A JP S6043751 A JPS6043751 A JP S6043751A JP 58150618 A JP58150618 A JP 58150618A JP 15061883 A JP15061883 A JP 15061883A JP S6043751 A JPS6043751 A JP S6043751A
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- branch
- judgment
- circuit
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30094—Condition code generation, e.g. Carry, Zero flag
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
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- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
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- G06F9/3842—Speculative instruction execution
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、命令処理の高速化のために複数の演算ユニッ
トを設けた情報処理装置に関する。
トを設けた情報処理装置に関する。
近年、処理の高速化にともない、多くの情報処理装置で
は演算処理部を複数の専用演算ユニットに分割して構成
する方式を採用している。例えば、演算ユニットを、固
定小数点命令や十進命令等を実行する一般命令演算ユニ
ット（Ｇユニット）と浮動小数点命令を高速の実行する
浮動小数点命令演算ユニット（Ｆユニット）の２つに分
割する方式がある。又、システムによっては、さらに多
くの演算ユニットに分ける場合もある。このような情報
処理装置において、分岐の成立／不成立の判定がＰ Ｓ
Ｗ （Ｐｒｏｇｒａｍ ５ｔａｔｕｓ Ｗｏｒｄ）の条
件コード（ＣＣ）により決定され、しかも当該ＣＣが演
算結果から決まる条件付分岐命令について考えてみる。
は演算処理部を複数の専用演算ユニットに分割して構成
する方式を採用している。例えば、演算ユニットを、固
定小数点命令や十進命令等を実行する一般命令演算ユニ
ット（Ｇユニット）と浮動小数点命令を高速の実行する
浮動小数点命令演算ユニット（Ｆユニット）の２つに分
割する方式がある。又、システムによっては、さらに多
くの演算ユニットに分ける場合もある。このような情報
処理装置において、分岐の成立／不成立の判定がＰ Ｓ
Ｗ （Ｐｒｏｇｒａｍ ５ｔａｔｕｓ Ｗｏｒｄ）の条
件コード（ＣＣ）により決定され、しかも当該ＣＣが演
算結果から決まる条件付分岐命令について考えてみる。
この場合、ＣＣは各々の演算ユニットで作成され、最終
的にＰＳＷのＣＣ部に転送する必要がある。
的にＰＳＷのＣＣ部に転送する必要がある。
また、該ＣＣは条件付分岐命令の分岐判定に用いられる
ので、各演算ユニットから分岐判定手段までのＣＣの転
送時間が該条件付分岐命令の性能を左右することになる
。
ので、各演算ユニットから分岐判定手段までのＣＣの転
送時間が該条件付分岐命令の性能を左右することになる
。
第１図は２つの演算ユニッ１−を有する情報処理装置の
概略構成を示す。第１図において、主記憶ユニット（Ｍ
Ｓ）１．記憶制御ユニット（ＳＣＵ）２、命令制御ユニ
ット（ＩＵ）３は特に変ったところはナイが、演算ユニ
ッ１〜４がＧユニット（ＧＵ）５とＦユニット（ＦＵ）
６の２つからなる点が特長である。
概略構成を示す。第１図において、主記憶ユニット（Ｍ
Ｓ）１．記憶制御ユニット（ＳＣＵ）２、命令制御ユニ
ット（ＩＵ）３は特に変ったところはナイが、演算ユニ
ッ１〜４がＧユニット（ＧＵ）５とＦユニット（ＦＵ）
６の２つからなる点が特長である。
第２図に上記ＧＵ５とＦＵ６の従来の構成例を示す。
第２図において、 ＧＵ５の一般命令演算器２０１では
固定小数点演算、十進演算を行い、ＦＵ６の浮動小数点
命令演算器２１０では浮動小数点演算を行うものとする
。該演算結果から、それぞれの命令仕様のしたがってＧ
ＴＪ５．ＦＵ６のＣＣ作成回路２０２．２１１によりＣ
Ｃが作成される。それぞれのユニットで作成されたＣＣ
は信号線２０３．２１２を経由し、セレクタ２０４を介
してＰＳＷの００部２０５に格納される。この例では、
ｐｓｗのＣＣ部はＧＵ側に設置さＪｉ、、ＦＵ側のＣＣ
をＧＵまで転送するとしであるが、ｐｓｗのＣＣ部をど
のユニットに設置するかは任意であり、いずれにせよ複
数のユニッ１−で作成されたＣＣは１つの所に集める必
要があるため、ユニット間の転送が必要である。セレク
タ２０４は、 固定／十進命令の時は自ＧＵ５のＣＣを
選択し、浮動小数点命令ではＦＵ６のＣＣを選択する回
路である。
固定小数点演算、十進演算を行い、ＦＵ６の浮動小数点
命令演算器２１０では浮動小数点演算を行うものとする
。該演算結果から、それぞれの命令仕様のしたがってＧ
ＴＪ５．ＦＵ６のＣＣ作成回路２０２．２１１によりＣ
Ｃが作成される。それぞれのユニットで作成されたＣＣ
は信号線２０３．２１２を経由し、セレクタ２０４を介
してＰＳＷの００部２０５に格納される。この例では、
ｐｓｗのＣＣ部はＧＵ側に設置さＪｉ、、ＦＵ側のＣＣ
をＧＵまで転送するとしであるが、ｐｓｗのＣＣ部をど
のユニットに設置するかは任意であり、いずれにせよ複
数のユニッ１−で作成されたＣＣは１つの所に集める必
要があるため、ユニット間の転送が必要である。セレク
タ２０４は、 固定／十進命令の時は自ＧＵ５のＣＣを
選択し、浮動小数点命令ではＦＵ６のＣＣを選択する回
路である。
上記ＰＳＷの００部２０５への格納と並行して、ＧＯ／
ＦＵ ＣＣはセレクタ２０６を介して分岐判定回路２０
７へ入力される。セレクタ２０６は、条件付分岐命令（
ＢＣ命令； Ｂｒａｎｃｈ ｏｎ Ｃｏｎｄｉｔｉｏｎ
命令）の直前がＧＵ ＣＣ変更命令（例えば、固定小数
点加算命令）の時は信号線２０３のＧＵ ＣＣをＦＵ
Ｃ。
ＦＵ ＣＣはセレクタ２０６を介して分岐判定回路２０
７へ入力される。セレクタ２０６は、条件付分岐命令（
ＢＣ命令； Ｂｒａｎｃｈ ｏｎ Ｃｏｎｄｉｔｉｏｎ
命令）の直前がＧＵ ＣＣ変更命令（例えば、固定小数
点加算命令）の時は信号線２０３のＧＵ ＣＣをＦＵ
Ｃ。
Ｃ変更命令（例えば、浮動小数点加算命令）の時は信号
線２１２のＦＵ ＣＣを、その他の時はＰＳＷのＣＣを
選択するものである。この理由はＢＣ命令の直前にＣＣ
変更命令があると、その結果がＰＳＷのＣＣ部に入るの
は遅れるため、ＰＳＷのＣＣ部に入る前のＣＣを分岐判
定に使って、分岐判定を高速化するためである。分岐判
定回路２０７での判定結果は分岐判定信号線２０８を介
してＩＵ３へ送出され、分岐成功の時は命令のメイン・
ストリーム（ＢＣ命令の後続命令）の命命フェッチ、命
令デコードの中止、命令キューに入っている命令の無効
化などを行うとともに、ターゲラ１−・ストリーム（分
岐先命令）の命令デコードが開始される（分岐先命令の
命令フェッチはＢＣ命令のデコード時に既に開始されて
いる）。また、分岐不成功の時はターゲラ１−・ストリ
ームの命令フェッチを中止し、メイン・ストリームの命
令を続行する。
線２１２のＦＵ ＣＣを、その他の時はＰＳＷのＣＣを
選択するものである。この理由はＢＣ命令の直前にＣＣ
変更命令があると、その結果がＰＳＷのＣＣ部に入るの
は遅れるため、ＰＳＷのＣＣ部に入る前のＣＣを分岐判
定に使って、分岐判定を高速化するためである。分岐判
定回路２０７での判定結果は分岐判定信号線２０８を介
してＩＵ３へ送出され、分岐成功の時は命令のメイン・
ストリーム（ＢＣ命令の後続命令）の命命フェッチ、命
令デコードの中止、命令キューに入っている命令の無効
化などを行うとともに、ターゲラ１−・ストリーム（分
岐先命令）の命令デコードが開始される（分岐先命令の
命令フェッチはＢＣ命令のデコード時に既に開始されて
いる）。また、分岐不成功の時はターゲラ１−・ストリ
ームの命令フェッチを中止し、メイン・ストリームの命
令を続行する。
これらの制御は分岐制御回路２０９により行われる。
ところで、この従来技術の問題点は、分岐判定回路がＧ
Ｕに設置されているため、ＢＣ命令の直前がＦＵ ＣＣ
変更命令の場合、 ＣＣをＦＵからＧＵに転送する時間
分、分岐判定が遅れ、条件付分岐命令の性能が低下する
ことである。これは、分岐判定回路がＦＵに設置されて
いる場合も全く同様である。
Ｕに設置されているため、ＢＣ命令の直前がＦＵ ＣＣ
変更命令の場合、 ＣＣをＦＵからＧＵに転送する時間
分、分岐判定が遅れ、条件付分岐命令の性能が低下する
ことである。これは、分岐判定回路がＦＵに設置されて
いる場合も全く同様である。
Ｃ発明の目的〕
本発明の目的は、複数の演算ユニッ１へを有する情報処
理装置において、条件句分岐命令の分岐判定を高速化す
る事により、分岐が成立した場合に分岐先命令のデコー
ドを早期に開始せしめ、分岐オーバヘッドの少ない情報
処理装置を提供する事にある。
理装置において、条件句分岐命令の分岐判定を高速化す
る事により、分岐が成立した場合に分岐先命令のデコー
ドを早期に開始せしめ、分岐オーバヘッドの少ない情報
処理装置を提供する事にある。
複数の演算ユニットを有する情報処理装置においては、
各々の演算ユニットがその演算結果により条件コードを
作成するため、条件付分岐命令の分岐判定を１ケ所で行
うと、演算ユニットからその場所へ条件コードを転送す
る時間が必要となり、分岐判定が遅くなる。そこで、本
発明では分岐判定回路を各々の演算ユニッ１へに設け、
いづれの演算ユニッ１〜が最新の条件コードを有してい
るかを示す手段により分岐判定ユニットを決定し、その
決定に従った各演算ユニットが自演質ユニソ１〜内で作
成した条件コードにより分岐判定を行い、それによって
条件コードの転送時間を不要とし、分岐判定の高速化を
可能とするものである。
各々の演算ユニットがその演算結果により条件コードを
作成するため、条件付分岐命令の分岐判定を１ケ所で行
うと、演算ユニットからその場所へ条件コードを転送す
る時間が必要となり、分岐判定が遅くなる。そこで、本
発明では分岐判定回路を各々の演算ユニッ１へに設け、
いづれの演算ユニッ１〜が最新の条件コードを有してい
るかを示す手段により分岐判定ユニットを決定し、その
決定に従った各演算ユニットが自演質ユニソ１〜内で作
成した条件コードにより分岐判定を行い、それによって
条件コードの転送時間を不要とし、分岐判定の高速化を
可能とするものである。
第３図は本発明の一実施例を示したもので、第２図と異
なる点は、分岐判定回路３０１．、３０７がＧＵ５、Ｆ
Ｕ６にそれぞり、設置されたことであり、又、これに伴
って分岐判定をどちらの分岐判定回路で行うべきかを指
示する判定ユニット決定回路３０６が設置され、更に分
岐判定信号線３０２．３０８がＧＯ５，ＦＵ６それぞれ
からＦＵ３へ送出されていることである。以下、第３図
の動作を説明する。
なる点は、分岐判定回路３０１．、３０７がＧＵ５、Ｆ
Ｕ６にそれぞり、設置されたことであり、又、これに伴
って分岐判定をどちらの分岐判定回路で行うべきかを指
示する判定ユニット決定回路３０６が設置され、更に分
岐判定信号線３０２．３０８がＧＯ５，ＦＵ６それぞれ
からＦＵ３へ送出されていることである。以下、第３図
の動作を説明する。
固定小数点／中層命令はＧ Ｕ ５の一般命令演算器２
０１で演算が行われ、その結果によりＧＵ ＣＣがＧＵ
ＣＣ作成回路２０２で作成される。このＧＵＣＣは信
号線２０３、セレクタ２０４を介してＰＳＷの０６部２
０５に格納されるとともにセレクタ３０９を介してＧ
Ｕ’ ５の分岐判定回路３０１に入力される。一方、浮
動小数点命令はＦＵ６の浮動小数点命令演算器２１０で
演算が行われ、その結果によりＦＵ ＣＣがＦＵ ＣＣ
回路２１１で作成される。このＦＵＣＣは信号４！Ａ２
１２を介してＦＵ分岐判定回路３０７に入力されるとと
にＧＯ５へも転送され、セレクタ２０４を介してＰＳＷ
の０６部２０５に格納される。
０１で演算が行われ、その結果によりＧＵ ＣＣがＧＵ
ＣＣ作成回路２０２で作成される。このＧＵＣＣは信
号線２０３、セレクタ２０４を介してＰＳＷの０６部２
０５に格納されるとともにセレクタ３０９を介してＧ
Ｕ’ ５の分岐判定回路３０１に入力される。一方、浮
動小数点命令はＦＵ６の浮動小数点命令演算器２１０で
演算が行われ、その結果によりＦＵ ＣＣがＦＵ ＣＣ
回路２１１で作成される。このＦＵＣＣは信号４！Ａ２
１２を介してＦＵ分岐判定回路３０７に入力されるとと
にＧＯ５へも転送され、セレクタ２０４を介してＰＳＷ
の０６部２０５に格納される。
上記動作と並行して、 ＧＵ ＣＣ変更命令の直後に条
件付分岐命令がきた場合、’Ｉ’ＪＩ定ユニツ１−決定
回路３０６はｐｓｗ ｃｃ選択信号線３０４を” ｏ
”、ＧＣ判定指示信号線３０３をＩＩ Ｉ ＩＩ、 Ｆ
Ｕ判定指示信号線３０５を′Ｏ″′とする。この結果、
ＧＵ ＣＣが信号線３０５をＮ Ｏｒｒとする。この結
果、ＧＵ ＣＣが信号線２０３、セレクタ３０９を介し
てＧＵ分岐判定回路３０１に入力されるとともに、 Ｇ
Ｕ判定指示信号線３０３により該ＧＵ分岐判定回路３０
１が起動され、そのＧＵ分岐判定結果が信号６３０２を
介してＦＵ３へ送出される。
件付分岐命令がきた場合、’Ｉ’ＪＩ定ユニツ１−決定
回路３０６はｐｓｗ ｃｃ選択信号線３０４を” ｏ
”、ＧＣ判定指示信号線３０３をＩＩ Ｉ ＩＩ、 Ｆ
Ｕ判定指示信号線３０５を′Ｏ″′とする。この結果、
ＧＵ ＣＣが信号線３０５をＮ Ｏｒｒとする。この結
果、ＧＵ ＣＣが信号線２０３、セレクタ３０９を介し
てＧＵ分岐判定回路３０１に入力されるとともに、 Ｇ
Ｕ判定指示信号線３０３により該ＧＵ分岐判定回路３０
１が起動され、そのＧＵ分岐判定結果が信号６３０２を
介してＦＵ３へ送出される。
ＦｔＪ ＣＣ変更命令の直後に条件付分岐命令がきた場
合には、判定ユニット決定回路３０６はＩ） ５ＷＣＣ
選択信号線３０４を”０”、ＧＵ判定指示信号線３０３
をｒｒ Ｏｒｒ、ＦＵ判定指示伯号線３０５をｒＬ １
７１どする。こめ結果、ＦＵ判定指示信号線３０５によ
りＦＵ分岐判定回路３０７が起動され、信号線２１２の
ＦｔＪＣＣにより分岐判定が行われ、そのＦＵ分岐判定
結果が信号線３０８を介してＦＵ３へ送出される。
合には、判定ユニット決定回路３０６はＩ） ５ＷＣＣ
選択信号線３０４を”０”、ＧＵ判定指示信号線３０３
をｒｒ Ｏｒｒ、ＦＵ判定指示伯号線３０５をｒＬ １
７１どする。こめ結果、ＦＵ判定指示信号線３０５によ
りＦＵ分岐判定回路３０７が起動され、信号線２１２の
ＦｔＪＣＣにより分岐判定が行われ、そのＦＵ分岐判定
結果が信号線３０８を介してＦＵ３へ送出される。
条件付分岐命令の直前にＧＵ ＣＣおよびＦＵＣＣ変更
命令がない場合には、判定ユニツ１〜決定回路３０６は
ＰＳＷＣＣ選択信号１’ｉ’、 ３０４をｒｒ ｌ ｒ
ｒ、 ＧＵ １１ ’ｆｆ１ｍ ｙＲｆｆｉ″″３０３
＆”””、 ＦＵ”１４”１““９ ・；１・線３０５
をＩＩ Ｏｇｇとする。 この結果、ｐｓ’ｗのｃｃ部
２０５がセレクタ３０９を介してＧＵ分岐判定回路３Ｑ
Ｉに入力されるとともに、 ＧＵ刺定指示信号線３０３
によりＧＵ分岐判定回路３０１が起動され、ｐｓｗＣＣ
により分岐判定が行われ、そのＧｔＪ分岐判定結果が信
号線３０２を介してＦＵ３へ送出される。
命令がない場合には、判定ユニツ１〜決定回路３０６は
ＰＳＷＣＣ選択信号１’ｉ’、 ３０４をｒｒ ｌ ｒ
ｒ、 ＧＵ １１ ’ｆｆ１ｍ ｙＲｆｆｉ″″３０３
＆”””、 ＦＵ”１４”１““９ ・；１・線３０５
をＩＩ Ｏｇｇとする。 この結果、ｐｓ’ｗのｃｃ部
２０５がセレクタ３０９を介してＧＵ分岐判定回路３Ｑ
Ｉに入力されるとともに、 ＧＵ刺定指示信号線３０３
によりＧＵ分岐判定回路３０１が起動され、ｐｓｗＣＣ
により分岐判定が行われ、そのＧｔＪ分岐判定結果が信
号線３０２を介してＦＵ３へ送出される。
ＦＵ３では、上記信号線３０２．３０８のＧＵ分岐判定
結果とＦＵ分岐判定結果をＯＲして分岐制御回路２０９
に入力する。分岐制御回路２０９の動作は、第２図の従
来例と全く同様である。
結果とＦＵ分岐判定結果をＯＲして分岐制御回路２０９
に入力する。分岐制御回路２０９の動作は、第２図の従
来例と全く同様である。
第４図は分岐判定回路３０１．３０７の描成例を示した
ものである。こりでコンディションコード（ＣＣ）は２
ビットよりなり、例えば加算命令の場合、” ｏ ｏ
”は加算結果かゼロ、” ０１ ”はゼロより小、１０
″′はゼロより大、”１１”はオーバフローを表わして
いる。 このＣＧをデコーダ７Ｉ０１でデコードし、
そのデコード信号と分岐命令４０２のマスク部（Ｍ、）
とのアンド条件をアンド回路４０３〜４０６でとり、結
果が＃ Ｉ Ｈとなれば分岐成功、結果がＩＩ ＯＩＩ
であれば分岐不成功という判定を行う。判定結果はオア
回路４０７を通り、アンド回路４０８で判定動作指示信
号と判定ユニット指示信号とのアンド条件がとら九で送
出される。 アンド回路４０８における判定動作指示信
号はＢＣ命令実行時に発行される。
ものである。こりでコンディションコード（ＣＣ）は２
ビットよりなり、例えば加算命令の場合、” ｏ ｏ
”は加算結果かゼロ、” ０１ ”はゼロより小、１０
″′はゼロより大、”１１”はオーバフローを表わして
いる。 このＣＧをデコーダ７Ｉ０１でデコードし、
そのデコード信号と分岐命令４０２のマスク部（Ｍ、）
とのアンド条件をアンド回路４０３〜４０６でとり、結
果が＃ Ｉ Ｈとなれば分岐成功、結果がＩＩ ＯＩＩ
であれば分岐不成功という判定を行う。判定結果はオア
回路４０７を通り、アンド回路４０８で判定動作指示信
号と判定ユニット指示信号とのアンド条件がとら九で送
出される。 アンド回路４０８における判定動作指示信
号はＢＣ命令実行時に発行される。
又、判定ユニッｌ〜指示（８号は、ＱＵ分岐判定回路３
０１では第３図のＧＵ判定指示信号線３０３の信号が与
えられ、ＦＵ分岐判定回路３０７はＦＵ判定指示信号線
３０５の信号が与えられる。即ち、ＧＵ／ＦＵ分岐判定
回路３０１．３０７はそれぞれ判定動作指示信号が１″
′で、しかもＧＵ／ＦｔＪ判定指示信号（判定ユニツｈ
指示信号）がパビのときのみ判定動作を行う。
０１では第３図のＧＵ判定指示信号線３０３の信号が与
えられ、ＦＵ分岐判定回路３０７はＦＵ判定指示信号線
３０５の信号が与えられる。即ち、ＧＵ／ＦＵ分岐判定
回路３０１．３０７はそれぞれ判定動作指示信号が１″
′で、しかもＧＵ／ＦｔＪ判定指示信号（判定ユニツｈ
指示信号）がパビのときのみ判定動作を行う。
第５図および第６図は判定ユニツ１−決定回路３０Ｇを
説明するための図である。
説明するための図である。
第５図は条件付分岐命令とＧＩＪ／ＦＵ ＣＣ変更命令
との隣接状況による分岐’ｒ！Ｉ定ユニツユニット定ア
ルゴリズムをタイミング・チャー１−で示したものであ
る。第５図において、（Ａ）は条件イ」分岐都令の直前
にＧＵ ＦＵ変更命令がいる場合を示している。 この
場合はＧＯＣＣ変更命令実行中という信号の１サイクル
ディレィ信号が分岐判定時に” １ ”になっているの
で、 ＧＵ ＦＵを用いて分岐判定を行えばよい。（Ｂ
）は条件付分岐命令の直前にＦＵ ＣＣ変更命令がいる
場合を示している。 この場合も（Ａ）と同様にＦＵ
ＣＣ変更命令実行中という信号の１サイクルディレィ信
号が分岐判定時にｕ Ｉ ＩＩとなっているので、 Ｆ
Ｕ ＣＣを用いて分岐判定を行えばよい。（Ｃ）は条件
（＝Ｊ分岐命令の直前にはＧＵ／ＦＵともに変更命令が
いない場合を示す。 この場合はｐｓｗｃｃを用いて分
岐判定を行えばよい。
との隣接状況による分岐’ｒ！Ｉ定ユニツユニット定ア
ルゴリズムをタイミング・チャー１−で示したものであ
る。第５図において、（Ａ）は条件イ」分岐都令の直前
にＧＵ ＦＵ変更命令がいる場合を示している。 この
場合はＧＯＣＣ変更命令実行中という信号の１サイクル
ディレィ信号が分岐判定時に” １ ”になっているの
で、 ＧＵ ＦＵを用いて分岐判定を行えばよい。（Ｂ
）は条件付分岐命令の直前にＦＵ ＣＣ変更命令がいる
場合を示している。 この場合も（Ａ）と同様にＦＵ
ＣＣ変更命令実行中という信号の１サイクルディレィ信
号が分岐判定時にｕ Ｉ ＩＩとなっているので、 Ｆ
Ｕ ＣＣを用いて分岐判定を行えばよい。（Ｃ）は条件
（＝Ｊ分岐命令の直前にはＧＵ／ＦＵともに変更命令が
いない場合を示す。 この場合はｐｓｗｃｃを用いて分
岐判定を行えばよい。
第６図は判定二ニット決定回路３０６の構成例を示した
ものである。第５図のアルゴリズムにより、ＦＵ判定指
示信号線３０５の信号はＦＵ ＣＣ変更命令実行中を示
す信号をディレィラッチ６０１で１サイクル遅延するこ
とにより得らり、、ＧＵ判定指示信号３０３の信号は該
ディレィラッチ６０１の出力を反転回路６０３を通すこ
とにより得られる。又、ＰＳＷＣＣ選択信号線３０４の
信号は、上記ディレィラッチ６０１の出力とＧＵ ＣＣ
変更命令実行中を示す信号をディレィラッチ６０２で１
サイクル遅延した出力とをＮＯＲ回路６０４を通すこと
により得られる。なお、ＧＵ／ＦＵ ＣＣ変更命令実行
中を示す信号はＧＵ／ＦＵから得ればよい。
ものである。第５図のアルゴリズムにより、ＦＵ判定指
示信号線３０５の信号はＦＵ ＣＣ変更命令実行中を示
す信号をディレィラッチ６０１で１サイクル遅延するこ
とにより得らり、、ＧＵ判定指示信号３０３の信号は該
ディレィラッチ６０１の出力を反転回路６０３を通すこ
とにより得られる。又、ＰＳＷＣＣ選択信号線３０４の
信号は、上記ディレィラッチ６０１の出力とＧＵ ＣＣ
変更命令実行中を示す信号をディレィラッチ６０２で１
サイクル遅延した出力とをＮＯＲ回路６０４を通すこと
により得られる。なお、ＧＵ／ＦＵ ＣＣ変更命令実行
中を示す信号はＧＵ／ＦＵから得ればよい。
次に１本発明を適用することにより、従来技術に比べて
条件句分岐命令の分岐判定命令動作の高速化が達成され
ることを具体例で説明する。
条件句分岐命令の分岐判定命令動作の高速化が達成され
ることを具体例で説明する。
第７図（Ａ）、（Ｂ）はそれぞｈ Ｂ Ｃ命令の直前に
ＧＵ／Ｉ”ＵＣＣを変更する命令がある場合の一例を示
している。第７図では、ＢＣ命令とＣＣ変更命令以外は
ロード命令（Ｌ）と仮定しているが、これは何の命令で
あってもかまわない。（Δ）はＹ３Ｃ命令の直前にＣＣ
変更命令として固定小数点加算命令（Ａ）がある例で、
この場合はＧＵ ＣＣによる分岐判定を行う必要があ
る。又、（Ｂ）はＢＣ命令の直前にＣＣ変更命令として
浮動小数点加算命令（ＡＥ）がある例で、 この場合ば
ＦＵ ｃｃによる分岐判定を行う必要がある。
ＧＵ／Ｉ”ＵＣＣを変更する命令がある場合の一例を示
している。第７図では、ＢＣ命令とＣＣ変更命令以外は
ロード命令（Ｌ）と仮定しているが、これは何の命令で
あってもかまわない。（Δ）はＹ３Ｃ命令の直前にＣＣ
変更命令として固定小数点加算命令（Ａ）がある例で、
この場合はＧＵ ＣＣによる分岐判定を行う必要があ
る。又、（Ｂ）はＢＣ命令の直前にＣＣ変更命令として
浮動小数点加算命令（ＡＥ）がある例で、 この場合ば
ＦＵ ｃｃによる分岐判定を行う必要がある。
第８図（Ａ）は第７図（Ａ）の命令列を実行し、分岐が
成功した時のタイミング・チャー１−である。
成功した時のタイミング・チャー１−である。
こ＼で、 Ｄ、Ａ、Ｌ、Ｅは命令バイブラインの各ステ
ージで、それぞれ命令デコード、アドレス計算、オペラ
ンド・ロード、実行ステージを表わしている。Ａ命令で
作成されたＣＣは、Δ命令のＥステージの終りでＧＵ
ＣＣとして確定し、 その半サイクル後に分岐判定が行
われて、さらに半サイクル後に分岐先命令のデコードが
開始さＪしる。第７図（Ａ）から分かる様に、ＢＣ命令
実行の終了から分岐先命令の実行開始まで３サイクル必
要としている。このタイミングは従来技術／本発明とも
全く同じである。これは、第２図の勺岐判定回路２０７
と第３図の分岐判定回路３０１の位置関係は同一である
ことによる。
ージで、それぞれ命令デコード、アドレス計算、オペラ
ンド・ロード、実行ステージを表わしている。Ａ命令で
作成されたＣＣは、Δ命令のＥステージの終りでＧＵ
ＣＣとして確定し、 その半サイクル後に分岐判定が行
われて、さらに半サイクル後に分岐先命令のデコードが
開始さＪしる。第７図（Ａ）から分かる様に、ＢＣ命令
実行の終了から分岐先命令の実行開始まで３サイクル必
要としている。このタイミングは従来技術／本発明とも
全く同じである。これは、第２図の勺岐判定回路２０７
と第３図の分岐判定回路３０１の位置関係は同一である
ことによる。
第８図（Ｂ）は第７図（Ｂ）の命令列を実行し、分岐が
成功した時の従来技術のタイミング・チャー１〜である
。ＡＥ命令のＣＣば、 ＦＵ ＣＣとしてＡＥ命令のＥ
ス−テージの終りでＦＯＧにて確定する。しかし、 こ
のＦＵ ＣＣをＧ Ｕ ５まで転送するのに１サイクル
かかるので、ＧＵ５での分岐判定はそのさらに半サイク
ルあとで行われ、分岐先命令のデコードはさらに半サイ
クル後となる。従ってＢＣ命令の終了から分岐先命令の
実行開始まではＧＵ ＣＣの場合より１サイクル多い４
サイクルとなってしまう。
成功した時の従来技術のタイミング・チャー１〜である
。ＡＥ命令のＣＣば、 ＦＵ ＣＣとしてＡＥ命令のＥ
ス−テージの終りでＦＯＧにて確定する。しかし、 こ
のＦＵ ＣＣをＧ Ｕ ５まで転送するのに１サイクル
かかるので、ＧＵ５での分岐判定はそのさらに半サイク
ルあとで行われ、分岐先命令のデコードはさらに半サイ
クル後となる。従ってＢＣ命令の終了から分岐先命令の
実行開始まではＧＵ ＣＣの場合より１サイクル多い４
サイクルとなってしまう。
第８図（Ｃ）は同じく第７図（Ｂ）の命令列を実行し、
分岐が成功した時の本発明のタイミング・チャー１〜で
ある。これは第８図（ｌ＼）と同じてあり、ＢＣ命令実
行の終了から分岐先命令の実行開始まで３サイクルとな
り、第８図（Ｂ）に示す従来技術より１サイクル短縮さ
れている。即ち、ΔＥ命令のＣＣは、 ＦＵＣＣとして
へＥ命令の■Σステージの終りで確定し、その半サイク
ル後にＦ’ Ｕ Ｇで分岐判定が行われ、その半サイク
ル後にはＴＵ３で分岐先命令のデコードが開始される。
分岐が成功した時の本発明のタイミング・チャー１〜で
ある。これは第８図（ｌ＼）と同じてあり、ＢＣ命令実
行の終了から分岐先命令の実行開始まで３サイクルとな
り、第８図（Ｂ）に示す従来技術より１サイクル短縮さ
れている。即ち、ΔＥ命令のＣＣは、 ＦＵＣＣとして
へＥ命令の■Σステージの終りで確定し、その半サイク
ル後にＦ’ Ｕ Ｇで分岐判定が行われ、その半サイク
ル後にはＴＵ３で分岐先命令のデコードが開始される。
以上、本発明の−・実施例を説明したが、勿論。
本発明はこれに限定されるものではない。例えば、実施
例では、ＢＣ命令の直前にＣＣ変更命令がいない場合は
ｐｓｗ ｃｃにより分岐判定するとしたが、別のインプ
リメン１〜としては次の様なものも考えられる。つまり
各ユニソｈで最後に変更したＣＣを保持しておき、ＢＣ
命令の以前で最後にＣＣを変更したユニツ１−のＣＣを
分岐判定に用いると“いう方法も考えられる。
例では、ＢＣ命令の直前にＣＣ変更命令がいない場合は
ｐｓｗ ｃｃにより分岐判定するとしたが、別のインプ
リメン１〜としては次の様なものも考えられる。つまり
各ユニソｈで最後に変更したＣＣを保持しておき、ＢＣ
命令の以前で最後にＣＣを変更したユニツ１−のＣＣを
分岐判定に用いると“いう方法も考えられる。
以上の説明から明らかな如く１本発明によれば、複数の
演算ユニツＩ−を有する情報処理装置において、各演算
ユニットに分岐判定回路を設けることとしたため、条件
付分岐命令の分岐判定の高速化、すなわち条件イ１分岐
命令の性能の向上が達成できる。
演算ユニツＩ−を有する情報処理装置において、各演算
ユニットに分岐判定回路を設けることとしたため、条件
付分岐命令の分岐判定の高速化、すなわち条件イ１分岐
命令の性能の向上が達成できる。
第１図は複数の演算ユニットを有する情報処理装置の構
成例を示すブロック図、第２図は複数演算ユニット内の
従来の構成例を示すブロック図、第３図は本発明の一実
施例を示すブロック図、第４図は第３図中の分岐判定回
路の具体的構成例を示す図、第５図は第３図中の判定ユ
ニッ１〜決定回路の動作アリゴリズムを説明するための
タイミング図、第６図は同判定ユニツ１〜決定回路の具
体的４１Ｎ成例を示す図、第７図は命令列の一例を示す
図、第８図は従来技術と本発明の動作を比較するための
タイミング図である。 ３・・命令制御ユニッｈ、５．６・・・演算ユニツ］〜
、２０１．２１０・・・演算器、２Ｑ２．２１１・・・
条件コード作成回路、３０１．．３０７・・・分岐判定
回路、３０６・・・判定ユニッ１−決定回路、２０９・
・・分岐制御回路。 代理人弁理士 鈴 木 誠１″、−□ ・；（・。 Ｌ Ｊ Ｌ−ｍ−Ｊ 第４゛図 ↓ ぞ（足邦象 （Ａ） ＣＢ） （／’１） （Ｆ３） （Ｙ’４）＋ｚ Ｌ ロード４？４ペ オ８図 （Ａ） （Ｂン Ｌ４ン／ｒ υ し Ｌ
成例を示すブロック図、第２図は複数演算ユニット内の
従来の構成例を示すブロック図、第３図は本発明の一実
施例を示すブロック図、第４図は第３図中の分岐判定回
路の具体的構成例を示す図、第５図は第３図中の判定ユ
ニッ１〜決定回路の動作アリゴリズムを説明するための
タイミング図、第６図は同判定ユニツ１〜決定回路の具
体的４１Ｎ成例を示す図、第７図は命令列の一例を示す
図、第８図は従来技術と本発明の動作を比較するための
タイミング図である。 ３・・命令制御ユニッｈ、５．６・・・演算ユニツ］〜
、２０１．２１０・・・演算器、２Ｑ２．２１１・・・
条件コード作成回路、３０１．．３０７・・・分岐判定
回路、３０６・・・判定ユニッ１−決定回路、２０９・
・・分岐制御回路。 代理人弁理士 鈴 木 誠１″、−□ ・；（・。 Ｌ Ｊ Ｌ−ｍ−Ｊ 第４゛図 ↓ ぞ（足邦象 （Ａ） ＣＢ） （／’１） （Ｆ３） （Ｙ’４）＋ｚ Ｌ ロード４？４ペ オ８図 （Ａ） （Ｂン Ｌ４ン／ｒ υ し Ｌ
Claims (1)
- （１）複数の演算ユニットを有する情報処理装置におい
て、各演算ユニットに、条件付分岐命令の分岐判定に用
いる条件コードを作成する手段と、該作成された条件コ
ードにより前記条件付分岐命令の分岐成立／不成立を判
定する手段を設け、各演算ユニットでまる分岐判定結果
のいずれか一つを有効として分岐制御を行うことを特徴
とする情報処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58150618A JPS6043751A (ja) | 1983-08-18 | 1983-08-18 | 情報処理装置 |
| US06/637,137 US4654785A (en) | 1983-08-18 | 1984-08-03 | Information processing system |
| EP84109229A EP0134000A3 (en) | 1983-08-18 | 1984-08-03 | Information processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58150618A JPS6043751A (ja) | 1983-08-18 | 1983-08-18 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6043751A true JPS6043751A (ja) | 1985-03-08 |
| JPS633337B2 JPS633337B2 (ja) | 1988-01-22 |
Family
ID=15500804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58150618A Granted JPS6043751A (ja) | 1983-08-18 | 1983-08-18 | 情報処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4654785A (ja) |
| EP (1) | EP0134000A3 (ja) |
| JP (1) | JPS6043751A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6426222A (en) * | 1987-07-22 | 1989-01-27 | Mitsubishi Electric Corp | Arithmetic circuit with flag detecting function |
| JPH01163836A (ja) * | 1987-10-26 | 1989-06-28 | Motorola Inc | データプロセッサの条件を明確に評価する方法及び装置 |
| JPH047741A (ja) * | 1990-04-26 | 1992-01-13 | Toshiba Corp | 並列演算処理装置 |
| JPH0496133A (ja) * | 1990-08-09 | 1992-03-27 | Toshiba Corp | 演算処理装置 |
| JPH04184535A (ja) * | 1990-11-20 | 1992-07-01 | Toshiba Corp | 並列演算装置 |
| JP2010526392A (ja) * | 2007-05-03 | 2010-07-29 | クゥアルコム・インコーポレイテッド | システムおよびパイプラインプロセッサにおける条件命令実行の加速のためのローカル条件コードレジスタの使用方法 |
| US8635434B2 (en) | 2006-12-13 | 2014-01-21 | Sony Corporation | Mathematical operation processing apparatus for performing high speed mathematical operations |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4773035A (en) * | 1984-10-19 | 1988-09-20 | Amdahl Corporation | Pipelined data processing system utilizing ideal floating point execution condition detection |
| JPH0769818B2 (ja) * | 1984-10-31 | 1995-07-31 | 株式会社日立製作所 | デ−タ処理装置 |
| JPS6341932A (ja) * | 1985-08-22 | 1988-02-23 | Nec Corp | 分岐命令処理装置 |
| US4763294A (en) * | 1985-12-19 | 1988-08-09 | Wang Laboratories, Inc. | Method and apparatus for floating point operations |
| DE3752100T2 (de) * | 1986-01-07 | 1997-12-11 | Nippon Electric Co | Befehlsvorabrufgerät mit einer Schaltung zum Prüfen der Vorhersage eines Verzweigungsbefehls vor seiner Ausführung |
| US4823260A (en) * | 1987-11-12 | 1989-04-18 | Intel Corporation | Mixed-precision floating point operations from a single instruction opcode |
| US4945509A (en) * | 1988-03-14 | 1990-07-31 | International Business Machines Corporation | Dual look ahead mask generator |
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| US5062041A (en) * | 1988-12-29 | 1991-10-29 | Wang Laboratories, Inc. | Processor/coprocessor interface apparatus including microinstruction clock synchronization |
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| US5825921A (en) * | 1993-03-19 | 1998-10-20 | Intel Corporation | Memory transfer apparatus and method useful within a pattern recognition system |
| EP0623874A1 (en) * | 1993-05-03 | 1994-11-09 | International Business Machines Corporation | Method for improving the performance of processors executing instructions in a loop |
| US5815695A (en) * | 1993-10-28 | 1998-09-29 | Apple Computer, Inc. | Method and apparatus for using condition codes to nullify instructions based on results of previously-executed instructions on a computer processor |
| DE69836056T2 (de) * | 1997-08-29 | 2007-04-12 | Matsushita Electric Industrial Co., Ltd., Kadoma | Prozessor mit verringerter Zahl von bedingten Befehlen |
| JP3830683B2 (ja) * | 1998-12-28 | 2006-10-04 | 富士通株式会社 | Ｖｌｉｗプロセッサ |
| US6636995B1 (en) | 2000-07-13 | 2003-10-21 | International Business Machines Corporation | Method of automatic latch insertion for testing application specific integrated circuits |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4038643A (en) * | 1975-11-04 | 1977-07-26 | Burroughs Corporation | Microprogramming control system |
| US4179737A (en) * | 1977-12-23 | 1979-12-18 | Burroughs Corporation | Means and methods for providing greater speed and flexibility of microinstruction sequencing |
| US4161784A (en) * | 1978-01-05 | 1979-07-17 | Honeywell Information Systems, Inc. | Microprogrammable floating point arithmetic unit capable of performing arithmetic operations on long and short operands |
| US4338675A (en) * | 1980-02-13 | 1982-07-06 | Intel Corporation | Numeric data processor |
-
1983
- 1983-08-18 JP JP58150618A patent/JPS6043751A/ja active Granted
-
1984
- 1984-08-03 EP EP84109229A patent/EP0134000A3/en not_active Withdrawn
- 1984-08-03 US US06/637,137 patent/US4654785A/en not_active Expired - Lifetime
Cited By (7)
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| JPH0496133A (ja) * | 1990-08-09 | 1992-03-27 | Toshiba Corp | 演算処理装置 |
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Also Published As
| Publication number | Publication date |
|---|---|
| US4654785A (en) | 1987-03-31 |
| EP0134000A3 (en) | 1988-07-20 |
| JPS633337B2 (ja) | 1988-01-22 |
| EP0134000A2 (en) | 1985-03-13 |
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