JPS6043771A - バツフア記憶制御方式 - Google Patents
バツフア記憶制御方式Info
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- JPS6043771A JPS6043771A JP15177383A JP15177383A JPS6043771A JP S6043771 A JPS6043771 A JP S6043771A JP 15177383 A JP15177383 A JP 15177383A JP 15177383 A JP15177383 A JP 15177383A JP S6043771 A JPS6043771 A JP S6043771A
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- address
- processor
- invalidation
- storage device
- buffer storage
- Prior art date
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
複数個のプロセンサーで構成されるマルチプロセンサー
システムであって、各プロセッサーがバッファ記憶装置
を有するデータ処理システムにおいて、一つのプロセッ
サーが主記憶装置に対して書き込みアクセスを行った時
、他のプロセッサーに対して当該アドレスのデータをへ
ソファ記憶装置から無効化する処理方式に関す。
システムであって、各プロセッサーがバッファ記憶装置
を有するデータ処理システムにおいて、一つのプロセッ
サーが主記憶装置に対して書き込みアクセスを行った時
、他のプロセッサーに対して当該アドレスのデータをへ
ソファ記憶装置から無効化する処理方式に関す。
（ｂ） 技術の背景
複数個のプロセンサーで構成されるマルチプロセッサー
システムであって、各プロセッサーがバッファ記憶装置
を有するデータ処理システムにおいて、一つのプロセッ
サーが主記憶装置のあるアドレスをアクセスして書き込
みを行った場合、他のプロセッサーがそれぞれ持ってい
るバッファ記憶装置に、当該アドレスのデータブロック
が存在する時、該データブロックを無効化する必要があ
る。
システムであって、各プロセッサーがバッファ記憶装置
を有するデータ処理システムにおいて、一つのプロセッ
サーが主記憶装置のあるアドレスをアクセスして書き込
みを行った場合、他のプロセッサーがそれぞれ持ってい
るバッファ記憶装置に、当該アドレスのデータブロック
が存在する時、該データブロックを無効化する必要があ
る。
この動作をインバリデーションと呼び、一般には各バッ
ファ記憶装置に無効化スタックレジスタを設け、複数個
の無効化アドレスを蓄積するようにして、それぞれのバ
ッファ記憶装置において、該無効化スタックレジスタか
ら一つ宛無効化アドレスを取り出して、当該アドレスの
ブロックの無効化処理を行ってきた。
ファ記憶装置に無効化スタックレジスタを設け、複数個
の無効化アドレスを蓄積するようにして、それぞれのバ
ッファ記憶装置において、該無効化スタックレジスタか
ら一つ宛無効化アドレスを取り出して、当該アドレスの
ブロックの無効化処理を行ってきた。
然して、最近需要が拡大化しつつあるアレイプロセッサ
ーシステムにおいては、連続的に大量のデータを主記憶
装置にストアする必要があり、各ストアアクセス毎に、
従来方式による無効化処理（インバリデーション）を行
っていたのでは、直ぐ前記無効化スタックレジスタがオ
ーバフローし、該ストアアクセスを中断しなげればなら
なくなり、アレイプロセッサーシステムの処理能力を充
分生かし切れない問題があり、効果的な対処法が望まれ
ていた。
ーシステムにおいては、連続的に大量のデータを主記憶
装置にストアする必要があり、各ストアアクセス毎に、
従来方式による無効化処理（インバリデーション）を行
っていたのでは、直ぐ前記無効化スタックレジスタがオ
ーバフローし、該ストアアクセスを中断しなげればなら
なくなり、アレイプロセッサーシステムの処理能力を充
分生かし切れない問題があり、効果的な対処法が望まれ
ていた。
（ＣＩ 従来技術と問題点
複数個のプロセッサーで構成されるマルチプロセンサー
システムであって、各プロセッサーがバッファ記憶装置
を有するデータ処理システムにおいて、一つのプロセッ
サーが主記憶装置のあるアドレスをアクセスして書き込
みを行った場合の、他のプロセッサーが持っているバッ
ファ記憶装置における前記無効化処理は、一つのプロセ
ンサーからの主記憶装置に対するストアアクセス毎に、
それぞれのプロセッサーのバッファ記憶装置内にある前
記無効化スタソクレジスクに該ストアアドレスを蓄積し
て行っていた。
システムであって、各プロセッサーがバッファ記憶装置
を有するデータ処理システムにおいて、一つのプロセッ
サーが主記憶装置のあるアドレスをアクセスして書き込
みを行った場合の、他のプロセッサーが持っているバッ
ファ記憶装置における前記無効化処理は、一つのプロセ
ンサーからの主記憶装置に対するストアアクセス毎に、
それぞれのプロセッサーのバッファ記憶装置内にある前
記無効化スタソクレジスクに該ストアアドレスを蓄積し
て行っていた。
従って、連続的に大量のデータを主記憶装置にストアす
る場合は、直ぐ上記無効化スタックレジスタがオーバフ
ローする問題があった。
る場合は、直ぐ上記無効化スタックレジスタがオーバフ
ローする問題があった。
又、一つのプロセッサーからの主記憶装置に対するスト
アアクセスが連続している場合、該ストアアクセス毎に
、無効化アドレスを他のプロセッサーのバッファ記憶装
置に送出し、無効化処理を行っていたのでは、システム
全体のオーハヘソドを増加させる問題があった。
アアクセスが連続している場合、該ストアアクセス毎に
、無効化アドレスを他のプロセッサーのバッファ記憶装
置に送出し、無効化処理を行っていたのでは、システム
全体のオーハヘソドを増加させる問題があった。
ｆｄ） 発明の目的
本発明は上記従来の欠点に鑑み、複数個のプロセッサー
で構成されるマルチプロセッサーシステムであって、各
プロセッサーがバ・ノファ記憶装置を有するデータ処理
システムにおいて、一つのプロセンサーが連続的に大量
のデータを主記憶装置に対してストアを行う場合でも、
各プロセツサーのバッファ記憶装置が持っている無効化
スタ・ツタレジスタをオーバフローさせない方法を提供
することを目的とするものである。
で構成されるマルチプロセッサーシステムであって、各
プロセッサーがバ・ノファ記憶装置を有するデータ処理
システムにおいて、一つのプロセンサーが連続的に大量
のデータを主記憶装置に対してストアを行う場合でも、
各プロセツサーのバッファ記憶装置が持っている無効化
スタ・ツタレジスタをオーバフローさせない方法を提供
することを目的とするものである。
ｆｅ） 発明の構成
１． そしてこの目的は、本発明によれば、複数個のプ
ロセンサーで構成されるマルチプロセツサーシステムで
あって、各プロセッサーがバッファ記憶装置を持ち、一
つのプロセッサーが主記憶装置に対してストアアクセス
を行った時、他のプロセッサーに対して当該アドレスの
データをバッファ記憶装置から無効化することを指示す
る制御機構と、該指示を受けたプロセッサーにおいてせ
、該指示゛に従ってバッファ記憶装置の当該プロ・７り
を無効化する制御機構とをを備えたデータ処理システム
において、通常のアクセス時には、ストア毎に上記無効
化指示を送出するが、一時に大量のデータをアクセスす
る時には、上記指示を出さないで、そのアクセスで使用
するデータ領域の先頭アドレスと終了アドレスとを指示
する手段と、他のプロセッサーにおいては該指示に基づ
いて、無効化アドレスを作成する手段とを設げ、該手段
によって得られた無効化アドレスによって、バッファ記
憶装置の当該ブロックを無効化すると共に、該無効化処
理を終了した時点において、上記無効化指示を出したプ
ロセッサーに対して無効化処理終了通知を行う方法を提
供することによって達成され、一つのプロセンサーから
連続的に大量のデータが主記憶装置にストアされた場合
でも、それぞれのバッファ記憶装置にある無効化スタッ
クレジスタをオーバフローさせることも無く、又該大量
のデータをストアしているプロセッサーの動作を撹乱す
ることの無い利点がある。
ロセンサーで構成されるマルチプロセツサーシステムで
あって、各プロセッサーがバッファ記憶装置を持ち、一
つのプロセッサーが主記憶装置に対してストアアクセス
を行った時、他のプロセッサーに対して当該アドレスの
データをバッファ記憶装置から無効化することを指示す
る制御機構と、該指示を受けたプロセッサーにおいてせ
、該指示゛に従ってバッファ記憶装置の当該プロ・７り
を無効化する制御機構とをを備えたデータ処理システム
において、通常のアクセス時には、ストア毎に上記無効
化指示を送出するが、一時に大量のデータをアクセスす
る時には、上記指示を出さないで、そのアクセスで使用
するデータ領域の先頭アドレスと終了アドレスとを指示
する手段と、他のプロセッサーにおいては該指示に基づ
いて、無効化アドレスを作成する手段とを設げ、該手段
によって得られた無効化アドレスによって、バッファ記
憶装置の当該ブロックを無効化すると共に、該無効化処
理を終了した時点において、上記無効化指示を出したプ
ロセッサーに対して無効化処理終了通知を行う方法を提
供することによって達成され、一つのプロセンサーから
連続的に大量のデータが主記憶装置にストアされた場合
でも、それぞれのバッファ記憶装置にある無効化スタッ
クレジスタをオーバフローさせることも無く、又該大量
のデータをストアしているプロセッサーの動作を撹乱す
ることの無い利点がある。
ｉｆ） 発明の実施例
先ず、本発明の主旨を要約すると、例えば転送命令の実
行時のように、連続的に大量のデータを主記憶装置にス
トアする場合、該ストア毎に他のプロセンサーに無効化
アドレスを送出していると、他のプロセッサーのバッフ
ァ記憶装置にある無効化スタックレジスタがオーバフロ
ーし、該ストアアクセスを途中で中断する必要があるの
で、この中断を避ける為に、通常の無効化処理を行わな
いようにし、該連続ストアアクセスの先頭アドレスと終
了アドレスのみを他のプロセンサーに送出するようにす
る所に本発明の主眼がをる。
行時のように、連続的に大量のデータを主記憶装置にス
トアする場合、該ストア毎に他のプロセンサーに無効化
アドレスを送出していると、他のプロセッサーのバッフ
ァ記憶装置にある無効化スタックレジスタがオーバフロ
ーし、該ストアアクセスを途中で中断する必要があるの
で、この中断を避ける為に、通常の無効化処理を行わな
いようにし、該連続ストアアクセスの先頭アドレスと終
了アドレスのみを他のプロセンサーに送出するようにす
る所に本発明の主眼がをる。
従って、受信側のプロセッサーでは、この先頭アドレス
からバッファ記憶装置の無効化処理（具体的にはハリソ
ドビソ）＝０ とする）を始め、前記終了アドレス進向
じ動作を繰り返すように制御されるのである。
からバッファ記憶装置の無効化処理（具体的にはハリソ
ドビソ）＝０ とする）を始め、前記終了アドレス進向
じ動作を繰り返すように制御されるのである。
このようにすることにより、連続的に大量のデータを主
記憶装置に転送しているプロセッサーでのストア動作を
撹乱することなく、バッファ記憶装置の無効化処理を行
うことができる。
記憶装置に転送しているプロセッサーでのストア動作を
撹乱することなく、バッファ記憶装置の無効化処理を行
うことができる。
以下本発明の実施例を図面によって詳述する。
第１図は、本発明を適用したバッファ記憶装置の内部構
成をブロック図で示したもので、本発明の特徴である、
転送命令等の大量のデータ転送時での無効化アドレスの
供給ルート力＜ＭＢＩ八で示されている。
成をブロック図で示したもので、本発明の特徴である、
転送命令等の大量のデータ転送時での無効化アドレスの
供給ルート力＜ＭＢＩ八で示されている。
そして、該無効化アドレスト１旧への作成機構の詳細を
第２図のブロック図で示している。
第２図のブロック図で示している。
第１図において、１はバッファ記憶装置のアドレスレジ
スタ（ＢＳＡｌｌ） 、 ２はタグ部（ＴＡＧ ） 、
３はデータ部（ＤＡＴＡ）、４ば比較器（Ｃ）で、ア
ドレスレジスタ（ＢＳＡＲ） １の下位ビットでタグ部
（ＴＡＧ ） 、２．データ部（ＤＡＴＡ）３をアクセ
スし、タグ部（Ｔ／ＩＧ ） ２から読み出されたアド
レスと、アドレスレジスタ（ＢＳＡＲ） １の上位ピン
トとが比較され、一致がとれると当該アドレスブロック
のデータがデータ部（ＤＡＴＡ） ３に存在し、論理積
回路８を通して読み出されることになる。
スタ（ＢＳＡｌｌ） 、 ２はタグ部（ＴＡＧ ） 、
３はデータ部（ＤＡＴＡ）、４ば比較器（Ｃ）で、ア
ドレスレジスタ（ＢＳＡＲ） １の下位ビットでタグ部
（ＴＡＧ ） 、２．データ部（ＤＡＴＡ）３をアクセ
スし、タグ部（Ｔ／ＩＧ ） ２から読み出されたアド
レスと、アドレスレジスタ（ＢＳＡＲ） １の上位ピン
トとが比較され、一致がとれると当該アドレスブロック
のデータがデータ部（ＤＡＴＡ） ３に存在し、論理積
回路８を通して読み出されることになる。
５は前記無効化スタックレジスタ（以下ＢＩＳＩ？と
ｌ−１゜いう）で、他のプロセッサーが主記憶装置に対
してストア動作を行う毎に、そのアドレスがこのＢＩＳ
Ｒ５に送出され蓄積される。そして、このバッファ記憶
装置では、通常のバッファ記憶装置アクセスを行ってい
ない時に、このＢＩＳＲ５から無効化アクセスを一つ宛
取り出して、アドレスレジスタ（ＢＳＡＲ） １にセン
トし、タグ部（ＴＡＧ ＞ ２をアクセスして、当該ア
ドレスのデータブロックが、データ部（ＤＡＴＡ） ３
に存在するかどうかを、比較器（Ｃ）４で検出し、若し
当該データブロックが存在する場合には、ＢＩＳＲ５に
よる無効化処理を示す制御信号ＢＩＳＰと論理積回路７
において論理積がとれ、その出力信号が否定回路１０に
入力され、その出力を論理積回路１１に入力する。論理
積回路１１においては、主記憶装置からの転送動作を示
ず制御信号ＭＯＶＥが入力されているので、否定回路１
０の出力が論理“１”をしめす時、即ち該バッファ記憶
装置に対して無効化処理が行われていなく、主犯ｔα装
置からのデータ転送の時は、論理積回路１１で論理積が
とれ、タグ部（ＴＡＧ ） ２のアドレスレジスタ（Ｂ
ＳＡＲ） １が示すアドレスのフ゛ロックのバリッドビ
ット（Ｖ ）をオンにするように動作する。
ｌ−１゜いう）で、他のプロセッサーが主記憶装置に対
してストア動作を行う毎に、そのアドレスがこのＢＩＳ
Ｒ５に送出され蓄積される。そして、このバッファ記憶
装置では、通常のバッファ記憶装置アクセスを行ってい
ない時に、このＢＩＳＲ５から無効化アクセスを一つ宛
取り出して、アドレスレジスタ（ＢＳＡＲ） １にセン
トし、タグ部（ＴＡＧ ＞ ２をアクセスして、当該ア
ドレスのデータブロックが、データ部（ＤＡＴＡ） ３
に存在するかどうかを、比較器（Ｃ）４で検出し、若し
当該データブロックが存在する場合には、ＢＩＳＲ５に
よる無効化処理を示す制御信号ＢＩＳＰと論理積回路７
において論理積がとれ、その出力信号が否定回路１０に
入力され、その出力を論理積回路１１に入力する。論理
積回路１１においては、主記憶装置からの転送動作を示
ず制御信号ＭＯＶＥが入力されているので、否定回路１
０の出力が論理“１”をしめす時、即ち該バッファ記憶
装置に対して無効化処理が行われていなく、主犯ｔα装
置からのデータ転送の時は、論理積回路１１で論理積が
とれ、タグ部（ＴＡＧ ） ２のアドレスレジスタ（Ｂ
ＳＡＲ） １が示すアドレスのフ゛ロックのバリッドビ
ット（Ｖ ）をオンにするように動作する。
然して、前述のように、ＢＩＳＲ５による無効化処理を
示す制御信号ＢＩＳＰが付勢されているか、或いは本発
明を実施して得られる無効化アドレスＭＢＩＡによって
無効化処理を行う為に制御信号？１ＢＩＳＰが付勢され
ていて、比較器（Ｃ）４で一致がとれている時は、否定
回路１０ば論理゛０”となっているので、論理積回路１
１はオフとなり、タグ部（ＴＡＧ）２の当該ブロックの
バリッドビット（ν）をオフにするように動作する。
示す制御信号ＢＩＳＰが付勢されているか、或いは本発
明を実施して得られる無効化アドレスＭＢＩＡによって
無効化処理を行う為に制御信号？１ＢＩＳＰが付勢され
ていて、比較器（Ｃ）４で一致がとれている時は、否定
回路１０ば論理゛０”となっているので、論理積回路１
１はオフとなり、タグ部（ＴＡＧ）２の当該ブロックの
バリッドビット（ν）をオフにするように動作する。
６はマルチプレクザー（ＭＰＸ ）で、本バッファ記憶
装置をアクセスするアドレスを切り替える機能を有する
。
装置をアクセスするアドレスを切り替える機能を有する
。
本実施例においては、通常のバッファ記憶装置アクセス
のアドレスＢＳＡＡと、上記ＢＩＳＲ５からの無効化ア
ドレスと、本発明を実施する場合に必要な、連続ストア
時の無効化アｌ“レスＭＢＩＡとの、いずれかを選択し
てアドレスレジスタ（ＢＳＡＲ） １に供給するように
制御される。
のアドレスＢＳＡＡと、上記ＢＩＳＲ５からの無効化ア
ドレスと、本発明を実施する場合に必要な、連続ストア
時の無効化アｌ“レスＭＢＩＡとの、いずれかを選択し
てアドレスレジスタ（ＢＳＡＲ） １に供給するように
制御される。
そして、７，８．１１は論理積回路、９は論理和回路。
１０は否定回路である。
以上の各機能ブロックを説明する過程において、通常の
バッファ記憶装置アクセス、 ＢＩＳｌｊ５からのバ・
７フア記憶装置に対する無効化処理についての概略の動
作は説明されているので、以降においては本発明を実施
した場合の動作について、第２図を中ノ０弓こして説明
する。
バッファ記憶装置アクセス、 ＢＩＳｌｊ５からのバ・
７フア記憶装置に対する無効化処理についての概略の動
作は説明されているので、以降においては本発明を実施
した場合の動作について、第２図を中ノ０弓こして説明
する。
第２図において、２０．２１はそれぞれバッファ記憶装
置を示し、２０をプロセッサー＃０用、２１をプロセッ
サー＃１用とする。この実施（ｐｌＪにおいては、プロ
センサー＃０で主記憶装置（図示せず）に対して連続し
たストアアクセスを行い、プロセンサー＃１に該連続ア
クセス領域の先頭アドレスと終了アドレスを通知するう
−スを示している。
置を示し、２０をプロセッサー＃０用、２１をプロセッ
サー＃１用とする。この実施（ｐｌＪにおいては、プロ
センサー＃０で主記憶装置（図示せず）に対して連続し
たストアアクセスを行い、プロセンサー＃１に該連続ア
クセス領域の先頭アドレスと終了アドレスを通知するう
−スを示している。
この図面において、２０１は送信側の先頭アドレスレジ
スタ（ＳＳＡ ） 、 ２０２はその終了アドレスレジ
スタ（ＳＥ八）である。そしてブロセソザー＃１のバッ
ファ記憶装置＃１中に示されている回路が本発明の主眼
となる部分であり、２１１が受信側の先頭アドレスレジ
スタ（ＩｔｓΔ） 、 ２１２がその終了アドレスレジ
スタ（ＲＥＡ ） 、 ２１３はマルチプレクサ−９２
１４は演算器（Ｅ ） 、 ２１５は比較器（Ｃ）。
スタ（ＳＳＡ ） 、 ２０２はその終了アドレスレジ
スタ（ＳＥ八）である。そしてブロセソザー＃１のバッ
ファ記憶装置＃１中に示されている回路が本発明の主眼
となる部分であり、２１１が受信側の先頭アドレスレジ
スタ（ＩｔｓΔ） 、 ２１２がその終了アドレスレジ
スタ（ＲＥＡ ） 、 ２１３はマルチプレクサ−９２
１４は演算器（Ｅ ） 、 ２１５は比較器（Ｃ）。
２１６は比較器（Ｃ） ２１５からの否定入力を持つ論
理積回路である。
理積回路である。
今、プロセッサー＃０において、主記憶装置（図示せず
）に対して連続したストアアクセスを行い、該ストアア
クセスに対して、例えばプロセツサー＃１のバッファ記
憶装置＃１内の該当ブロックを無効化する為に、プロセ
ッサー＃０のパンファ記憶装置＃０内に設けられている
、 先頭アドレスレジスタ（ＳＳＡ ） ２０１ と、
終了アドレスレジスフ（ＳＥＡ ） ２０２にそれぞれ
該ストアアクセス領域の先頭アドレスと終了アドレスを
セントし、バッファ記憶装置＃１に送出する。
）に対して連続したストアアクセスを行い、該ストアア
クセスに対して、例えばプロセツサー＃１のバッファ記
憶装置＃１内の該当ブロックを無効化する為に、プロセ
ッサー＃０のパンファ記憶装置＃０内に設けられている
、 先頭アドレスレジスタ（ＳＳＡ ） ２０１ と、
終了アドレスレジスフ（ＳＥＡ ） ２０２にそれぞれ
該ストアアクセス領域の先頭アドレスと終了アドレスを
セントし、バッファ記憶装置＃１に送出する。
バッファ記憶送出＃１においては、それぞれのアドレス
情報を先頭アドレスレジスタ（Ｒ５Ａ ） ２１１と終
了アドレスレジスタ（ＲＥＡ ） ２１２にセソ１−し
て、先ずマルチプレクサ−２１３において、先頭アドレ
スレジスタ（Ｒ５Ａ ）２１１からの先頭アドレスを選
択して論理積回路２１６を通して、無効化ア ９ドレス
ＭＢＩＡを第１図で説明したマルチプレクサ−６に送出
し、該先頭アドレスのブロックから無効化処理を行うよ
うに制御する。
情報を先頭アドレスレジスタ（Ｒ５Ａ ） ２１１と終
了アドレスレジスタ（ＲＥＡ ） ２１２にセソ１−し
て、先ずマルチプレクサ−２１３において、先頭アドレ
スレジスタ（Ｒ５Ａ ）２１１からの先頭アドレスを選
択して論理積回路２１６を通して、無効化ア ９ドレス
ＭＢＩＡを第１図で説明したマルチプレクサ−６に送出
し、該先頭アドレスのブロックから無効化処理を行うよ
うに制御する。
上記マルチプレクサ−２１３の出力は演算器（Ｅ）２１
４にも入力されていて、＋１の演算処理を受けた後、比
較器（Ｃ） ２１５に入力され、終了アドレスレジスタ
（ＲＥＡ ）２１２にセットされている終了アドレスと
比較され、一致出力が得られると論理積回路２１６を抑
止して、マルチプレクサ−６に対する無効化アドレスＭ
ＢＩ＾の送出を停止するように動作する。
４にも入力されていて、＋１の演算処理を受けた後、比
較器（Ｃ） ２１５に入力され、終了アドレスレジスタ
（ＲＥＡ ）２１２にセットされている終了アドレスと
比較され、一致出力が得られると論理積回路２１６を抑
止して、マルチプレクサ−６に対する無効化アドレスＭ
ＢＩ＾の送出を停止するように動作する。
演算器（Ｅ ） ２１４の出力はマルチプレクサ−２１
３にも入力されていて、無効化処理の先頭アドレスのみ
は、先頭アドレスレジスフ（Ｒ５Ａ ） ２１１を選択
したが、その後はこの演算器（Ｅ ） ２１４の出力を
選択するように制御され、その時のマルチプレクサ−２
１３の出力に対して、演算ｇ：： （Ｕ ） ２１４で
＋１を行い、比較器（Ｃ） ２１５で一致がとれる迄、
論理積回路２１６を通して無効化アドレスＭＢＩＡをマ
ルチプレクサ−６に送出するように制御されるのである
。
３にも入力されていて、無効化処理の先頭アドレスのみ
は、先頭アドレスレジスフ（Ｒ５Ａ ） ２１１を選択
したが、その後はこの演算器（Ｅ ） ２１４の出力を
選択するように制御され、その時のマルチプレクサ−２
１３の出力に対して、演算ｇ：： （Ｕ ） ２１４で
＋１を行い、比較器（Ｃ） ２１５で一致がとれる迄、
論理積回路２１６を通して無効化アドレスＭＢＩＡをマ
ルチプレクサ−６に送出するように制御されるのである
。
以降の動作は、第１図で説明したバッファ記憶装置の当
該ブロックの無効化処理となるので、ここで改めて説明
することは避けるが、本発明を実施した場合、従来方式
のようにプロセッサー＃０がストアアクセスを行う毎に
、ＢＩＳＩ？ ５に無効化アドレスを転送する必要が無
く、連続したストアアクセスの場合でも、その先頭アド
レスと終了アドレスを、他のプロセンサーのバッファ記
憶装置に送出するだけで、後は該アドレスを受信したバ
ッファ記憶装置が、独立に該２つのアドレスを用いて無
効化処理をすることができる。
該ブロックの無効化処理となるので、ここで改めて説明
することは避けるが、本発明を実施した場合、従来方式
のようにプロセッサー＃０がストアアクセスを行う毎に
、ＢＩＳＩ？ ５に無効化アドレスを転送する必要が無
く、連続したストアアクセスの場合でも、その先頭アド
レスと終了アドレスを、他のプロセンサーのバッファ記
憶装置に送出するだけで、後は該アドレスを受信したバ
ッファ記憶装置が、独立に該２つのアドレスを用いて無
効化処理をすることができる。
そして、比較器（Ｃ）２１５で一致がとれた時、前述の
ように論理積回路２１６を閉塞して無効化アドレスＭＢ
ＩＡのマルチプレクサ−６に対する送出を抑止すると同
時に、プロセッサー＃０に対して無効化終了通知信号Ｂ
ＳＩＶｌｉを送出するように制御される。
ように論理積回路２１６を閉塞して無効化アドレスＭＢ
ＩＡのマルチプレクサ−６に対する送出を抑止すると同
時に、プロセッサー＃０に対して無効化終了通知信号Ｂ
ＳＩＶｌｉを送出するように制御される。
（（イ）発明の効果
以上詳細に説明したように、本発明によれば、複数個の
プロセンサーで構成されるマルチプロセッサーシステム
であって、各プロセンサーがバッファ記憶装置を有する
データ、処理システムにおいて、一つのプロセッサーが
連続的に大量のデータを主記憶装置に対してストアを行
う場合、該ストアアクセスの先頭アドレスと終了アドレ
スとを他のプロセンサーに送出するだげで、後はそれぞ
れのプロセッサーのバッファ記憶装置が該アドレスを用
いて無効化アドレスを作成するように制御されるので、
それぞれのバッファ記憶装置が持っている無効化スタッ
クレジスタをオーバフローさせることも無（、又該大量
のデータを連続してストアしているプロセンサーの動作
を撹乱することの無い効果が得られる。
プロセンサーで構成されるマルチプロセッサーシステム
であって、各プロセンサーがバッファ記憶装置を有する
データ、処理システムにおいて、一つのプロセッサーが
連続的に大量のデータを主記憶装置に対してストアを行
う場合、該ストアアクセスの先頭アドレスと終了アドレ
スとを他のプロセンサーに送出するだげで、後はそれぞ
れのプロセッサーのバッファ記憶装置が該アドレスを用
いて無効化アドレスを作成するように制御されるので、
それぞれのバッファ記憶装置が持っている無効化スタッ
クレジスタをオーバフローさせることも無（、又該大量
のデータを連続してストアしているプロセンサーの動作
を撹乱することの無い効果が得られる。
第１図は本発明を適用したバッファ記憶装置の内部構成
の一例をブロック図で示した図、第２図は本発明の実施
に必要な無効化ア１ζレス作成機構の一例をブロック図
で示した図である。 図面において、１はバ・ソファ記憶装置のアドレスレジ
スフ（ＢＳＡＲ） 、 ２はタグ部（ＴＡＧ ）、 ３
はデータ部（ＤＡＴ八）、４は比較器（Ｃ） 、 ５は
無効化スタックレジスタ（ＢＩＳＩ？） 、 ６ばマル
チプレクー’Ｊ−−，２０１と２０２は送信側の先頭ア
ドレスレジスタ（ＳＳＡ ） 、終了アドレスレジスタ
（ＳＥ八）、２１１ 、２１２は受信側の先頭アドレス
レジスフ（Ｒ３Ａ）、終了アドレスレジスタ（ＲＥＡ
） 、 ２１３はマルチプレクサ−９２１４は演算器（
Ｅ ） 、 ２１５は比較器（Ｃ） 、 ＢＳＡＡは通
常のへソファ記憶装置アクセス時のアドレス、 ＭＢＩ
Ａは本発明を実施した時に必要なバッファ記憶装置に対
する無効化アドレス。 をそれぞれ示す。 代理人 弁理士 ＆＞ １ｉ９ｉ：’ｖｓ ｆｍ閂、′
曹１！ｊ′・ｊ４．三も １゜ □１１ 茶 １ 図 竿 ２ ｌ
の一例をブロック図で示した図、第２図は本発明の実施
に必要な無効化ア１ζレス作成機構の一例をブロック図
で示した図である。 図面において、１はバ・ソファ記憶装置のアドレスレジ
スフ（ＢＳＡＲ） 、 ２はタグ部（ＴＡＧ ）、 ３
はデータ部（ＤＡＴ八）、４は比較器（Ｃ） 、 ５は
無効化スタックレジスタ（ＢＩＳＩ？） 、 ６ばマル
チプレクー’Ｊ−−，２０１と２０２は送信側の先頭ア
ドレスレジスタ（ＳＳＡ ） 、終了アドレスレジスタ
（ＳＥ八）、２１１ 、２１２は受信側の先頭アドレス
レジスフ（Ｒ３Ａ）、終了アドレスレジスタ（ＲＥＡ
） 、 ２１３はマルチプレクサ−９２１４は演算器（
Ｅ ） 、 ２１５は比較器（Ｃ） 、 ＢＳＡＡは通
常のへソファ記憶装置アクセス時のアドレス、 ＭＢＩ
Ａは本発明を実施した時に必要なバッファ記憶装置に対
する無効化アドレス。 をそれぞれ示す。 代理人 弁理士 ＆＞ １ｉ９ｉ：’ｖｓ ｆｍ閂、′
曹１！ｊ′・ｊ４．三も １゜ □１１ 茶 １ 図 竿 ２ ｌ
Claims (1)
- 複数個のプロセンサーで構成されるマルチプロセッサー
システムであって、各プロセッサーがバッファ記憶装置
を持ち、一つのプロセッサーが上記４１！８置に対して
ストアアクセスを行った時、他のプロセンサーに対して
当該アドレスのデータをバッファ記憶装置から無効化す
ることを指示する制御機構と、該指示を受けたプロセン
サーにおいては、該指示に従ってバッファ記憶装置の当
該ブロックを無効化する制御機構とをを備えたデータ処
理システムにおいて、１ｆｆＩ當のアクセス時には、ス
トア毎に上記無効化指示を送出するが、一時に大量のデ
ータをアクセスする時には、上記指示を出さないで、そ
のアクセスで使用するデータ領域の先頭アドレスと終了
アドレスとを指示する手段と、他のプロセッサーにおい
ては該指示に基づいて、無効化アドレスを作成する手段
とを設け、該手段によって得られた無効化アドレスによ
って、バッファ記憶装置の当該ブロックを無効化するこ
とを特徴とするバッファ記憶制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15177383A JPS6043771A (ja) | 1983-08-20 | 1983-08-20 | バツフア記憶制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15177383A JPS6043771A (ja) | 1983-08-20 | 1983-08-20 | バツフア記憶制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6043771A true JPS6043771A (ja) | 1985-03-08 |
Family
ID=15525977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15177383A Pending JPS6043771A (ja) | 1983-08-20 | 1983-08-20 | バツフア記憶制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6043771A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105426752A (zh) * | 2015-11-24 | 2016-03-23 | 无锡江南计算技术研究所 | 缓冲区溢出保护方法 |
-
1983
- 1983-08-20 JP JP15177383A patent/JPS6043771A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105426752A (zh) * | 2015-11-24 | 2016-03-23 | 无锡江南计算技术研究所 | 缓冲区溢出保护方法 |
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