JPS638849A

JPS638849A - キヤツシユメモリ制御方式

Info

Publication number: JPS638849A
Application number: JP61151571A
Authority: JP
Inventors: Kenichi Abo; 阿保　憲一; Takeshi Murata; 雄志村田; Takahito Noda; 野田　敬人; Yuji Kamisaka; 神阪　裕士; Masayoshi Takei; 武居　正善; Kazuyasu Nonomura; 野々村　一泰; Riyouichi Nishimachi; 西町　良市; Yasutomo Sakurai; 康智桜井
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1986-06-30
Filing date: 1986-06-30
Publication date: 1988-01-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　要〕キャッシュメモリ制御方式であって、キャッシュメモリ
を有する自処理装置が主記憶装置へテストアンドセット
でアクセスする際にそのキャッシュメモリがヒツトすれ
ば他の処理装置のライトアクセスがヒツトした場合の同
一のハードウェアと動作で該当ブロックを無効化するも
のである。

〔産業上の利用分野〕

本発明は、バスを介して接続された複数の処理装置が共
通の主記憶装置を使用するシステムにおいて（第１図）
、該主記憶装置のセマフォバイトへのテストアンドセッ
トによるアクセスをする際に、自処理装置のキャッシュ
メモリがヒツトしている場合のキャッシュメモリ制御方
式に関する。

〔従来の技術〕

複数の処理装置をバスで共通の主記憶装置に接続した情
報処理システムでは（第１図）、一般にこれら処理装置
間の連絡のために主記憶装置上に設けた特定の共通領域
を使用する（第４図）。

そして、この共通領域が使用中か否かを表示する対応セ
マフォバイトを同じ主記憶装置内に設け（第４図）、使
用要求が生じた場合にはこのセマフォバイトへアクセス
することにより該当共通領域に対する使用権の有無を確
認すると共にその使用権を獲得している。

従来は、処理装置が主記憶装置のセマフォバイトへアク
セスする最も有効な手段は、テストアンドセットによる
一回のメモリバス獲得中に実行することであった。

ここにテストアンドセットとは、アドレスを出してデー
タをリードしかつライトする動作を一回のメモリバス獲
得中に行うという命令である。

〔発明が解決しようとする問題点〕

上述したように、従来は、テストアンドセットによるセ
マフォバイトへのアクセスを一回の動作で行っていた。

しかし、最近は、情報処理システムの高速化の要請に応
えるため、各処理装置が主記憶装置のデータのコピーを
有するキャッシュメモリを備えることにより高速アクセ
スを可能としている。

このように、各処理装置がそれぞれキャッシュメモリを
具備して主記憶装置に接続されている情報処理システム
では、ある処理装置がテストアンドセットにより主記憶
装置のセマフォバイトへアクセスした際に、このアクセ
スされたセマフォバイトを含むブロックが既にキャッシ
ュメモリ内に存在しかつ有効フラグがオンの場合がある
。

かかる場合、当該キャッシュメモリがヒントしているた
めに、主記憶装置とキャッシュメモリ間においてはその
一致化を試みることが極めて困難であるという問題点が
ある。

〔問題点を解決するための手段〕

本発明の目的は、上記問題点を解決し主記憶装置のセマ
フォバイトへテストアンドセットによるアクセスをする
際に自処理装置のキャッシュメモリがヒツトした場合そ
のヒントしたブロックを無効にすることにある。

そのため、メモリバスを介して、共通の主記憶装置に複
数の処理装置を接続し、各処理装置をキャッシュメモリにより構成すると共に主
記憶装置を共通領域とそれに対応するセマフォバイトに
より構成し、自処理装置が主記憶装置のセマフォバイトへテストアン
ドセットによりアクセスする際に、そのキャッシュメモ
リがヒントすれば、当該ブロックを無効化するようにし
た。

〔作　用〕

上記のとおり、キャッシュメモリを有する自処理装置が
主記憶装置のセマフォバイトへテストアンドセットによ
ってアクセスする際にそのキャッシュメモリがヒツトし
たときのブロックを、無効化できるようにした。

従って、各処理装置のキャッシュメモリがヒツトしてい
るために主記憶装置とキャッシュメモリの一敗化が困難
であるという従来の問題点はなくなった。

〔実施例〕

以下、本発明を、実施例により添付図面を参照して、説
明する。

第１図は、本発明によるシステム構成図である。

第１図の情報処理システムは、複数個の処理装置ＩＩ　
、　１２・・・ｉｎが、メモリバス３を介して、共通の
主記憶装置２に接続されており、各処理装置はそれぞれ
処理部、制御部及びキャッシュメモリで構成されている
。

第２図は、上記各処理装置の詳細図であり、例として処
理装置１１について示されている。他の処理装置１２　
、１３・・・１ｎも同じ構成を有する。

処理装置１１は、処理部１１１、制御部１１２及びキャ
ッシュメモリ１１３とから構成されている。

処理部１１１は制御部１１２を介してメモリバス３に接
続され、該制御部１１２にはキャッシュメモリ１１３が
接続されている。

更にキャッシュメモリ１１３はバッファメモリ１１３１
、ディレクトリ１１３２及び比較回路１１３３から構成
されている。

バッファメモリ１１３１は主記憶装置２のデータのコピ
ーを保持し、ディレクトリ１１３２は該バッファメモリ
１１３１と主記憶装置２の対応関係を示すアドレスのタ
グを保持し、比較回路１１３３は制御部１１２から通知
されるアドレスとディレクトリ１１３２のタグとを比較
する。

第３図は無効化指示回路であって、上記制御部１１２の
内部に設けられ、メモリバス獲得信号とテストアンドセ
ットの反転信号が入力されるナントゲート１１２１、該
ナントゲートの出力と無効化タイミング信号と制御信号
が入力されるアンドゲート１１２２から構成されている
。

以下、上記構成を有する本発明の詳細な説明する。

（１）通常の動作。

処理部１１１から主記憶装置２へのアクセス要求に対し
、キャッシュメモリ１１３は、通常、制御部１１２から
通知されたアドレスとディレクトリ１１３２のタグとを
、比較回路１１３３において、比較し、その比較結果を
制御信号ＣＯＭにより制御部１１２へ通知する。

■　処理部１１１の主記憶装置２へのアクセス要求が、
リードの場合の動作。

比較結果が一敗、即ちキャッシュメモリ１１３１がヒツ
トすれば、ディレクトリ１１３２のタグと同じアドレッ
シングがされているバッフ１メモリ１１３１の出力デー
タのセットを、制御信号ＣＯＭにより選択することによ
り該出力データのセットを制御部１１２を介して処理部
１１１へ送出する。

このとき、制御部１１２は制御信号ＣＯＭによりメモリ
バス３の獲得要求を抑止する。

制御部１１２は、制御信号ＣＯＭによりミスセントが判
明した場合にはメモリバス３を獲得し、主記憶装置２か
ら要求データを含むブロックの読み出しを行う。更に制
御部１１２は、バッファメモリ１１３１へのブロック補
充、ディレクトリ１１３２のタグ書き込みを、それぞれ
行うと共に処理部１へ要求データを送出する。

これにより、処理部１１１は所定の要求データをリード
することができる。

■　処理部１１１の主記憶装置２へのアクセス要求が、
ライトの場合の動作。

比較結果が一敗して、キャッシュメモ１月１３１がヒツ
トすればバッファメモリ１１３１のヒツトエントリの書
き替えを行う。同時に、制御部１１２は、メモリバス３
を獲得することにより、主記憶装置２への書き込みを行
う。

ミスセントであれば、主記憶装置２への書き込みのみを
行う。

■　更に、制御部１１２は、メモリバス３を常時監視し
、他の処理装置１２　、１３−１　ｎの主記憶装置２へ
のアクセス要求が自処理装置１１のキャッシュメモリ１
１３に保持されている主記憶装置２のアドレスと一致す
るアドレスのブロックへの書き込み要求か否かを、制御
信号ＣＯＭにより、判定する。

ライトヒツトであれば、制御部１１２は制御信号ＩＮＶ
を送出することによりディレクトリ１１３２のヒントし
たブロックのタグの無効化を指示する（第３図）。

（２）主記憶装置２のセマフォバイトへのテストアンド
セットによるアクセス時に自処理装置１１のキャッシュ
メモ１月１３２がヒントした場合の無効化処理動作。

第４図は、本発明に使用される主記憶装置２の構成図で
あり、共通領域の２１　、２２−２　ｎに対応してセマ
フォバイト２１Ｓ　、　２２Ｓ　、−・−２ｎＳがそれ
ぞれ設けられており、このセマフォバイトへのアクセス
によって所定の共通領域の使用権の有無の確認とその使
用権を獲得する。

以下、テストアンドセットアクセス時に自処理装置１１
のキャッシュメモリ１１３がヒツトした場合の動作を、
第５図に基いて、説明する。

第５図の動作説明図においては、゛メモリバス３に出さ
れるアドレスＡＤＲ，リードデータＲＤ。

ライトデータＷＤ　（■）と、バスリクエスト信号（■
）と、テストアンドセット命令（■）と、メモリバス３
に出されるアドレスランチ指示信号（■）と、キャッシ
ュメモリ１１３がヒツトしたか否かを示す制御信号ＣＯ
Ｍ　（■）と、無効化タイミング信号（■）と、ヒツト
したブロックを無効にする制御信号ＩＮＶ　（■）のそ
れぞれのタイム゛チャートが描かれている。図中、実線
と実線に挟まれた時間区域がメモリバス獲得期間である
（■）。

自処理装置１１は、この獲得したメモリバス３を監視中
に、制御信号ＣＯＭにより他の処理装置１２−−−１　
ｎがライトアクセスヒツトであると判断した場合には、
メモリバス３にライトデータＷＤが出力された時点Ｔで
、無効化タイミング信号を送出する（第５図の■）。従
って無効化指示回路（第３図）のアンドゲート１１２２
からディレクトリ１１３２に向かって制御信号ＩＮＶが
送出され（第２図）、該ディレクトリ１１３２がヒツト
したブロックのタグの無効化を指示する。即ち、この無
効化のタイミングは、上述した（１）の■の無効化タイ
ミングと同様である。

換言すれば、本発明は、自処理装置のアクセス時におけ
るキ中ソシュメモリ無効化手段を、他の処理装置がアク
セスする場合の監視機能と無効化機能を用いて、実現し
たものである。

なお、当然のことであるが、テストアンドセットにより
他の処理装置１２・・・１ｎのキャッシュメモリがヒツ
トした場合には、ライトヒントとして自らのタグを無効
化する。

〔発明の効果〕

従って、各処理装置のキャッシュメモリがヒントしてい
るために主記憶装置とキャッシュメモリの一致化が困難
であるという従来の問題点はなくなった。

【図面の簡単な説明】

第１図は本発明によるシステム構成図、第２図は処理装
置の実施例を示す図、第３図は本発明による無効化指示
回路の実施例を示す図、第４図は本発明による主記憶装
置の構成図、第５図は本発明の動作説明図である。２・・・主記憶装置、　　　　３・・・メモリバス、１
１　、１２−・−１ｎ・・・処理装置、１１１・・・処
理部、１１２・・・制御部、１１３・・・キャッシュメモリ、１１３１・・・バッファメモリ、　１１３２・・・ディ
レクトリ、１１３３・・・比較回路。

Claims

【特許請求の範囲】１、メモリバスを介して、共通の主記憶装置に複数の処
理装置を接続し、各処理装置をキャッシュメモリにより構成すると共に主
記憶装置を共通領域とそれに対応するセマフォバイトに
より構成し、自処理装置が主記憶装置のセマフォバイトへテストアン
ドセットによりアクセスする際に、そのキャッシュメモ
リがヒットすれば、当該ブロックを無効化することを特
徴とするキャッシュメモリ制御方式。２、前記ブロックの無効化は、自処理装置によるメモリ
バスの監視中における他の処理装置のライトアクセスが
ヒットした場合と全く同一のハードウェアと動作で遂行
されることを特徴とする特許請求の範囲第１項記載のキ
ャッシュメモリ制御方式。