JPS6044695B2 - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS6044695B2 JPS6044695B2 JP52096968A JP9696877A JPS6044695B2 JP S6044695 B2 JPS6044695 B2 JP S6044695B2 JP 52096968 A JP52096968 A JP 52096968A JP 9696877 A JP9696877 A JP 9696877A JP S6044695 B2 JPS6044695 B2 JP S6044695B2
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- Japan
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- bit array
- register
- data
- contents
- memory
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Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はデータ処理装置に係り、特にシフト演算過程
を短縮してなるデータ処理装置に関する。
を短縮してなるデータ処理装置に関する。
〔発明の背景〕 本発明の内容の理解のために、１例と
して１語長＝１６ビットを通常の単位として取扱うデー
タ処理装置において１バイト■８ビットのデータを取扱
う場合を説明する。
して１語長＝１６ビットを通常の単位として取扱うデー
タ処理装置において１バイト■８ビットのデータを取扱
う場合を説明する。
多くの入出力装置は、１バイト長のデータを取扱うので
、１語長＝１６ビットとする計算機とのデータの交換に
は１バイトのデータを１語に対応させて行う。故に、入
出力装置から計算機のメモリにデータが転送されるとき
は２Ｎバイトのデータに対して同じホ語の記憶容量が必
要となる。しかし、２バイトのデータを１語に格納する
ようにすれば、記憶容量は半分で済む。このため、メモ
リのある先頭番地から、Ｎ語の領域に格納されているホ
バイトのデータを別の先頭番地から別語の領域の中に移
しかえたり・（この操作をアンパックと呼ぶ）、この逆
の操作（これをパック操作と呼ぶ）がよく使われる。
アンパックの操作を第１図を用いて説明する。例えば、
第１図でＳ番地から５ワード内にある１０バイトのデー
タを、５５番地からはじまる１０ワード内に順に移し変
える操作がアンパツクである。アンパツクの操作をする
プログラムはパラメータとして先頭番地Ｓ，．ＳＳ１転
送データ数２Ｎ（図ではＮ＝５、従つて、△＝１０であ
る）が与えられる。データの転送は、０番目のデータか
ら順に行われ、データ数のカウントはインデツクスレジ
ス夕を用いて行われる。すなわち、命令の実効アドレス
はインデツクス修飾されるものとし、インデツクスレジ
スタに最初、データ数（−２Ｎ）が入れられ、１データ
転送毎に１だけ加算され、ゼロとなるまでくり返される
。この様子を第２図を用いて説明する。先ずフロ−１０
０でデータ数（−２Ｎ）がインデツクスレジスタＸにス
トアされる。次いでフロ−１旧でＳ＋Ｎ＋〔？〕番地の
内容をＡレジスタに読み出す。ここで〔）〕は、負数？
が整数でないときは負方向に切り上げることを意味する
。例えば、？＝−３．５の場合は、〔？〕＝（−４）と
なる。最初は、Ｘ＝（一洲であるから、Ｓ＋Ｎ−Ｎ＝Ｓ
となり、Ｓ番地の内容を読み出すこととなる。次にフロ
−１０２でインデツクスレジスタＸの符号が偶数である
か奇数であるかを判定し、転送すべき１バイトデータが
１ワードの上位８ビツトにあるか、下位８ビツトにある
かを調べる。偶数の場合は、上位８ビツトにあるため、
フロ−１０３でＡレジスタの内容を．右に８ビツトシフ
トして下位８ビツトに移す。奇数の場合は、データは下
位８ビツトに入っているためそのままとし、フロ−１０
４で上位８ビツトのみゼロとする。この後、フロ−１０
５でＡレジスタの内容をＳＳ＋２Ｎ＋Ｘ番地に転送する
。すな４わち、最初はＸ＝（−２Ｎ）であるから、ＳＳ
＋△−（２Ｎ）＝ＳＳとなり、ＳＳ番地に転送される。
次にフロ−１０６でインデツクスレジスタＸの内容に１
を加算して、その結果ゼロになつたかどうかをフロ−１
０７で調べる。ゼロならばボ個のデ・ータが転送された
ことになり終了するが、ゼロでなければ再びデータ転送
をくり返す。２回目は、Ｘ＝（−△＋１）であるから、
〔う〕＝−Ｎとな り、初回と同様にＳ＋Ｎ−Ｎ＝Ｓ番
地から、デー 夕を受けとり、今度はこの下位８ビツト
のデータを転送することとなる。
、１語長＝１６ビットとする計算機とのデータの交換に
は１バイトのデータを１語に対応させて行う。故に、入
出力装置から計算機のメモリにデータが転送されるとき
は２Ｎバイトのデータに対して同じホ語の記憶容量が必
要となる。しかし、２バイトのデータを１語に格納する
ようにすれば、記憶容量は半分で済む。このため、メモ
リのある先頭番地から、Ｎ語の領域に格納されているホ
バイトのデータを別の先頭番地から別語の領域の中に移
しかえたり・（この操作をアンパックと呼ぶ）、この逆
の操作（これをパック操作と呼ぶ）がよく使われる。
アンパックの操作を第１図を用いて説明する。例えば、
第１図でＳ番地から５ワード内にある１０バイトのデー
タを、５５番地からはじまる１０ワード内に順に移し変
える操作がアンパツクである。アンパツクの操作をする
プログラムはパラメータとして先頭番地Ｓ，．ＳＳ１転
送データ数２Ｎ（図ではＮ＝５、従つて、△＝１０であ
る）が与えられる。データの転送は、０番目のデータか
ら順に行われ、データ数のカウントはインデツクスレジ
ス夕を用いて行われる。すなわち、命令の実効アドレス
はインデツクス修飾されるものとし、インデツクスレジ
スタに最初、データ数（−２Ｎ）が入れられ、１データ
転送毎に１だけ加算され、ゼロとなるまでくり返される
。この様子を第２図を用いて説明する。先ずフロ−１０
０でデータ数（−２Ｎ）がインデツクスレジスタＸにス
トアされる。次いでフロ−１旧でＳ＋Ｎ＋〔？〕番地の
内容をＡレジスタに読み出す。ここで〔）〕は、負数？
が整数でないときは負方向に切り上げることを意味する
。例えば、？＝−３．５の場合は、〔？〕＝（−４）と
なる。最初は、Ｘ＝（一洲であるから、Ｓ＋Ｎ−Ｎ＝Ｓ
となり、Ｓ番地の内容を読み出すこととなる。次にフロ
−１０２でインデツクスレジスタＸの符号が偶数である
か奇数であるかを判定し、転送すべき１バイトデータが
１ワードの上位８ビツトにあるか、下位８ビツトにある
かを調べる。偶数の場合は、上位８ビツトにあるため、
フロ−１０３でＡレジスタの内容を．右に８ビツトシフ
トして下位８ビツトに移す。奇数の場合は、データは下
位８ビツトに入っているためそのままとし、フロ−１０
４で上位８ビツトのみゼロとする。この後、フロ−１０
５でＡレジスタの内容をＳＳ＋２Ｎ＋Ｘ番地に転送する
。すな４わち、最初はＸ＝（−２Ｎ）であるから、ＳＳ
＋△−（２Ｎ）＝ＳＳとなり、ＳＳ番地に転送される。
次にフロ−１０６でインデツクスレジスタＸの内容に１
を加算して、その結果ゼロになつたかどうかをフロ−１
０７で調べる。ゼロならばボ個のデ・ータが転送された
ことになり終了するが、ゼロでなければ再びデータ転送
をくり返す。２回目は、Ｘ＝（−△＋１）であるから、
〔う〕＝−Ｎとな り、初回と同様にＳ＋Ｎ−Ｎ＝Ｓ番
地から、デー 夕を受けとり、今度はこの下位８ビツト
のデータを転送することとなる。
従来の代表的なデータ処理装置、特にマイクロプログ
ラム方式を採用した計算機の構成を第３図に示す。
ラム方式を採用した計算機の構成を第３図に示す。
但し、該構成図は計算機全体を示すものではなく、演算
処理を中心とする回路構成図に限定している。該回路は
、マイクロプログラム用ＲＯＭ１、マイクロ命令レジス
タ２、少なくともノＡレジスタ６とインデツクスレジス
タ（Ｘ）７とべースレジスタ（Ｂ）８より成るレジスタ
群５、演算器９、Ｔレジスタ１０、記憶器（フリツプ・
フロツプ）１１、条件（ＴＢ）選択器１２、シフ ト器
１３、アドレスレジスタ（ＭＡＲ）１牡デ・一タレジス
タ１５、アドレスバス１６、データバス１７、制御回路
１８より成る。尚、線路３は、シフト指定線、線路４は
条件（ＴＢ）選択線である。 かかる構成に基づくアン
パツク操作のフローチ・ヤートを第４図に示す。
処理を中心とする回路構成図に限定している。該回路は
、マイクロプログラム用ＲＯＭ１、マイクロ命令レジス
タ２、少なくともノＡレジスタ６とインデツクスレジス
タ（Ｘ）７とべースレジスタ（Ｂ）８より成るレジスタ
群５、演算器９、Ｔレジスタ１０、記憶器（フリツプ・
フロツプ）１１、条件（ＴＢ）選択器１２、シフ ト器
１３、アドレスレジスタ（ＭＡＲ）１牡デ・一タレジス
タ１５、アドレスバス１６、データバス１７、制御回路
１８より成る。尚、線路３は、シフト指定線、線路４は
条件（ＴＢ）選択線である。 かかる構成に基づくアン
パツク操作のフローチ・ヤートを第４図に示す。
第４図を中心として、アンパツク操作の手順を説明しよ
う。 最初に、フロ−１１０で、転送すべきデータ数（
−２Ｎ）がインデツクスレジスタＸに、Ｓ＋Ｎの値がＢ
レジスタ８にそれぞれ格納される。
う。 最初に、フロ−１１０で、転送すべきデータ数（
−２Ｎ）がインデツクスレジスタＸに、Ｓ＋Ｎの値がＢ
レジスタ８にそれぞれ格納される。
次にフロ−１１１でインデツクスレジスタＸの内容が右
に１ビツトシフト後Ｔレジスタ１０に格納され、同時に
最下位ビツトからのあふれの１ビツトがフリツプ・フロ
ツプ１１に格納される。次にフロー１１２でＴレジスタ
とＢレジスタの内容が加算され、Ｓ＋Ｎ＋〔？〕がつく
られて、これをアドレスレジスタ（ＭＡＲ）１４に格納
する。次にフロー１１３で、このアドレスの内容を読み
出してデータバス１７を通してＡレジスタ６に書き込む
。次に、フロ−１１４でＡレジスタの内容をＴレジスタ
に転送後、フリツプ・フロツプ１１の内容を条件選択器
１２を用いて選び、この内容にもとづき制御回路１８を
制御して、処理の流れを分岐させるかどうかをフロ−１
１５で決める。これはテストビツトＴＢが゛゜０゛であ
るかどうかによつて決めている。もし偶数ならばＴレジ
スタの内容をシフト器１３を用いて、右１ビツトシフト
をフロー１１６で８回くり返した後、フロ−１１８でＡ
レジスタに戻す。奇数の場合は、フロ−１１７に移りＴ
レジスタの内容と１６進数表示の数（００ＦＦ）と論理
積をとり、上位８ビツトをゼロにした後フロ−１１８に
移りＡレジスタに戻る。
に１ビツトシフト後Ｔレジスタ１０に格納され、同時に
最下位ビツトからのあふれの１ビツトがフリツプ・フロ
ツプ１１に格納される。次にフロー１１２でＴレジスタ
とＢレジスタの内容が加算され、Ｓ＋Ｎ＋〔？〕がつく
られて、これをアドレスレジスタ（ＭＡＲ）１４に格納
する。次にフロー１１３で、このアドレスの内容を読み
出してデータバス１７を通してＡレジスタ６に書き込む
。次に、フロ−１１４でＡレジスタの内容をＴレジスタ
に転送後、フリツプ・フロツプ１１の内容を条件選択器
１２を用いて選び、この内容にもとづき制御回路１８を
制御して、処理の流れを分岐させるかどうかをフロ−１
１５で決める。これはテストビツトＴＢが゛゜０゛であ
るかどうかによつて決めている。もし偶数ならばＴレジ
スタの内容をシフト器１３を用いて、右１ビツトシフト
をフロー１１６で８回くり返した後、フロ−１１８でＡ
レジスタに戻す。奇数の場合は、フロ−１１７に移りＴ
レジスタの内容と１６進数表示の数（００ＦＦ）と論理
積をとり、上位８ビツトをゼロにした後フロ−１１８に
移りＡレジスタに戻る。
次に、フロ−１１９でＡレジスタの内容をＳ＋△＋Ｘ番
地に転送し、その後、フロ−１２０でインデツクスレジ
スタＸの内容を１だけ加算し、結果がゼロとなつたかど
うかをフロ−１２１で調ベ、ゼロでなければ再び同じ処
理をくり返す。 上記のアンパツク手順において、イン
デツクスレジスタＸの内容の最下位ビツトによる条件付
分岐、及び該ビツトの内容がゼロである場合のＡレジス
タの内容のシフト操作に余計な時間がかかり、入出力装
置との実効的なデータ転送速度を遅くしているという欠
点がある。〔発明の目的〕 本発明の目的は、以上の欠
点を解消するもので、シフト操作をハード的に行なわせ
、シフト演算過程を短縮してなるデータ処理装置を提供
することにある。
地に転送し、その後、フロ−１２０でインデツクスレジ
スタＸの内容を１だけ加算し、結果がゼロとなつたかど
うかをフロ−１２１で調ベ、ゼロでなければ再び同じ処
理をくり返す。 上記のアンパツク手順において、イン
デツクスレジスタＸの内容の最下位ビツトによる条件付
分岐、及び該ビツトの内容がゼロである場合のＡレジス
タの内容のシフト操作に余計な時間がかかり、入出力装
置との実効的なデータ転送速度を遅くしているという欠
点がある。〔発明の目的〕 本発明の目的は、以上の欠
点を解消するもので、シフト操作をハード的に行なわせ
、シフト演算過程を短縮してなるデータ処理装置を提供
することにある。
〔発明の概要〕
本発明は、マイクロプログラム用ＲＯＭと、該ＲＯＭ
の内容に従つて所定の演算を２種類のレジスタを通して
行う演算器とを備えたデータ処理装置に於いて、上記一
方のレジスタの入力側に設けられ、かつ入カデータにシ
フト及びビツト配列変換の操作を加えて上記一方のレジ
スタに与えることができると共に、入カデータに何ら操
作を加えないで位置不変のままで上記一方のレジスタに
与えることができるビツト配列変換器と、該ビツト配列
変換器のシフト時のあふれを記憶する記憶器と、該ＲＯ
Ｍの内容に応じて得られるシフト信号及び判断指令信号
を取り込むと共に、該記憶器からの記憶出力信号を取り
込み、該記憶出力信号の状態に応じて該ビツト配列変換
器のビツト配列変換動作を選択するビツト配列選択回路
とを備えて成り、上記ビツト配列選択回路は、上記判断
指令信号が与えられたときに、該記憶器にあふれが記憶
されていなければビツト配列変換器にビツト配列変換動
作をさせ、該記憶器にあふれが記憶されていればビツト
配列変換器に何ら操作を加えない動作をさせるようにし
て、上記目的を達成せんとするものである。
の内容に従つて所定の演算を２種類のレジスタを通して
行う演算器とを備えたデータ処理装置に於いて、上記一
方のレジスタの入力側に設けられ、かつ入カデータにシ
フト及びビツト配列変換の操作を加えて上記一方のレジ
スタに与えることができると共に、入カデータに何ら操
作を加えないで位置不変のままで上記一方のレジスタに
与えることができるビツト配列変換器と、該ビツト配列
変換器のシフト時のあふれを記憶する記憶器と、該ＲＯ
Ｍの内容に応じて得られるシフト信号及び判断指令信号
を取り込むと共に、該記憶器からの記憶出力信号を取り
込み、該記憶出力信号の状態に応じて該ビツト配列変換
器のビツト配列変換動作を選択するビツト配列選択回路
とを備えて成り、上記ビツト配列選択回路は、上記判断
指令信号が与えられたときに、該記憶器にあふれが記憶
されていなければビツト配列変換器にビツト配列変換動
作をさせ、該記憶器にあふれが記憶されていればビツト
配列変換器に何ら操作を加えない動作をさせるようにし
て、上記目的を達成せんとするものである。
以下、本発明の好適な実施例を図面に基づいて説明す
る。
る。
尚、本発明の実施例では、アンパツク操作の事例に限定
しているが、一般の複数ビツトのシフトに対しても適用
できるものである。 本発明の１実施例の回路図を第５
図に、又特に本発明で追加した部分の詳細回路を第６図
に示す。第５図は、データ処理装置の演算器とその周辺
レジスタを含む回路で、演算器９、該演算器１方の入力
に接続され、インデツクスレジスタ（Ｘ）７、ベースレ
ジスタ（Ｂ）８、Ａレジスタ６等を含むレジスタ群５、
該演算器の他方の入力に接続されるＴレジスタ１０、該
Ｔレジスタの入カデータにシフト、ビツト配列変換等の
操作を加えることのできるビツト配列変換器２０、シフ
ト時のあふれを記憶する記憶器１１、マイクロプログラ
ム用ＲＯＭ１から順次出力されるマイクロ命令を一時記
憶するレジスタ２の指令、及び該記憶器１１の出力の状
態によりビツト配列変換動作を選択するビツト配列選択
回路１９、演算器の出力を一時記憶するためのレジスタ
１４， １５、及びこれらに接続されるアドレスバス１
６及びデータバス１７から構成される。 本回路におけ
るアンパツク操作の手順は、従来例の説明に使用した第
４図において破線部を省略したものと同じである。
しているが、一般の複数ビツトのシフトに対しても適用
できるものである。 本発明の１実施例の回路図を第５
図に、又特に本発明で追加した部分の詳細回路を第６図
に示す。第５図は、データ処理装置の演算器とその周辺
レジスタを含む回路で、演算器９、該演算器１方の入力
に接続され、インデツクスレジスタ（Ｘ）７、ベースレ
ジスタ（Ｂ）８、Ａレジスタ６等を含むレジスタ群５、
該演算器の他方の入力に接続されるＴレジスタ１０、該
Ｔレジスタの入カデータにシフト、ビツト配列変換等の
操作を加えることのできるビツト配列変換器２０、シフ
ト時のあふれを記憶する記憶器１１、マイクロプログラ
ム用ＲＯＭ１から順次出力されるマイクロ命令を一時記
憶するレジスタ２の指令、及び該記憶器１１の出力の状
態によりビツト配列変換動作を選択するビツト配列選択
回路１９、演算器の出力を一時記憶するためのレジスタ
１４， １５、及びこれらに接続されるアドレスバス１
６及びデータバス１７から構成される。 本回路におけ
るアンパツク操作の手順は、従来例の説明に使用した第
４図において破線部を省略したものと同じである。
破線部の操作、すなわちインデツクスレジスタＸの内容
の最下位ビツトが゜“０゛が“゜１”かを判定し、その
結果に従いＡレジスタの内容の上位８ビツトを下位８ビ
ツトに移すか、そのままにするかはＡレジスタの内容を
Ｔレジスタヘ転送することにより瞬時的自動的に行われ
る。 この理由を第６図に示したビツト配列変換器及び
選択回路の実施例により具体的に説明しよう。
の最下位ビツトが゜“０゛が“゜１”かを判定し、その
結果に従いＡレジスタの内容の上位８ビツトを下位８ビ
ツトに移すか、そのままにするかはＡレジスタの内容を
Ｔレジスタヘ転送することにより瞬時的自動的に行われ
る。 この理由を第６図に示したビツト配列変換器及び
選択回路の実施例により具体的に説明しよう。
ビツト配列変換器２０は、バイト反転用ゲート２７Ａ，
２７Ｂ， ２７σ，２７Ｐ１１ビツ卜右シフト用
ゲート２９Ｂ， ・・・２９′０， ２９Ｐ１転送
データを位置不変で取り込むための直接取り込み用ゲー
ト２５Ａ，２５Ｂ， ・・・２５間， ２５Ｐ１及び
出力ゲート２１Ａ，２１Ｂ， ・・・２１′Ｏ， ２１
Ｐより成る。 演算器９からデータ入力線２４を介して
送られてくる１６ビツトの信号Ｂ０，Ｂ１， ・・
，Ｂ６，Ｂ７，Ｂ８，Ｂ９， ・・，Ｂ１３，Ｂ１
４，Ｂ１５は、直接取り込み用ゲートに対してはビツト
位置不変のままで入力信号となっている。バイト反転用
ゲートに対しては、上位８ビツト（１バイト）用のゲー
ト２７Ａ，２７Ｂ１に対しては下位８ビツトのデータＢ
８，Ｂ９， ・・，Ｂ１３，Ｂ１４，Ｂ１５が入カデー
タとなり、下位８ビツト（１バイト）用のゲート２７１
，２７Ｊ， ・・，２７σ，２７Ｐに対しては上位
８ビツトのデータＢ０，Ｂ１， ・・，Ｂ６，Ｂ７
が入カデータとなつている。
２７Ｂ， ２７σ，２７Ｐ１１ビツ卜右シフト用
ゲート２９Ｂ， ・・・２９′０， ２９Ｐ１転送
データを位置不変で取り込むための直接取り込み用ゲー
ト２５Ａ，２５Ｂ， ・・・２５間， ２５Ｐ１及び
出力ゲート２１Ａ，２１Ｂ， ・・・２１′Ｏ， ２１
Ｐより成る。 演算器９からデータ入力線２４を介して
送られてくる１６ビツトの信号Ｂ０，Ｂ１， ・・
，Ｂ６，Ｂ７，Ｂ８，Ｂ９， ・・，Ｂ１３，Ｂ１
４，Ｂ１５は、直接取り込み用ゲートに対してはビツト
位置不変のままで入力信号となっている。バイト反転用
ゲートに対しては、上位８ビツト（１バイト）用のゲー
ト２７Ａ，２７Ｂ１に対しては下位８ビツトのデータＢ
８，Ｂ９， ・・，Ｂ１３，Ｂ１４，Ｂ１５が入カデー
タとなり、下位８ビツト（１バイト）用のゲート２７１
，２７Ｊ， ・・，２７σ，２７Ｐに対しては上位
８ビツトのデータＢ０，Ｂ１， ・・，Ｂ６，Ｂ７
が入カデータとなつている。
右シフト用ゲー卜に対しては、Ｂ０，Ｂ１， ・・
，Ｂ１４のデータが入カデータとなつている。 尚、ゲ
ート３３は、インデ゛ツクスレジスタＸの内容をシフト
してＴレジスタ１０に格納した際に、その最下位ビツト
からのあふれをシフト信号ＳＨＩＦＴとの論理でフリツ
プ・フロツプ１１に記憶させるためのものである。 ビ
ツト配列選択回路１９は、ゲート２２，３０，３１，
３２より成る。
，Ｂ１４のデータが入カデータとなつている。 尚、ゲ
ート３３は、インデ゛ツクスレジスタＸの内容をシフト
してＴレジスタ１０に格納した際に、その最下位ビツト
からのあふれをシフト信号ＳＨＩＦＴとの論理でフリツ
プ・フロツプ１１に記憶させるためのものである。 ビ
ツト配列選択回路１９は、ゲート２２，３０，３１，
３２より成る。
この選択回路１９にはシフト信号ＳＨＩＦＴ及び判断指
令信号Ｊとが入力している。ケート２２はＪ指令を反転
するものであり、ゲート３０はＪ指令とフリツプ・フロ
ツプ１１のＱ端子の出力信号とのアンドをとり、オアゲ
ート３１に送出するものであり、ゲート３２はＪ指令と
フリツプ・フロツプ１１のＱ端子の出力信号の反転信号
とのアンドをとるものである。 ビツト配列変換選択回
路１９とビツト配列変換器２０との相互の接続関係は以
下の通りである。即ち、右シフト用ゲート２９Ｂ，
・・，２９（），２９Ｐの制御用としてはシフト信号
を使用する。バイト反転用ゲート２７Ａ，２７Ｂ，・・
，２７閘，２７Ｐに対してはゲート３２の出力が制御用
として使用されている。
令信号Ｊとが入力している。ケート２２はＪ指令を反転
するものであり、ゲート３０はＪ指令とフリツプ・フロ
ツプ１１のＱ端子の出力信号とのアンドをとり、オアゲ
ート３１に送出するものであり、ゲート３２はＪ指令と
フリツプ・フロツプ１１のＱ端子の出力信号の反転信号
とのアンドをとるものである。 ビツト配列変換選択回
路１９とビツト配列変換器２０との相互の接続関係は以
下の通りである。即ち、右シフト用ゲート２９Ｂ，
・・，２９（），２９Ｐの制御用としてはシフト信号
を使用する。バイト反転用ゲート２７Ａ，２７Ｂ，・・
，２７閘，２７Ｐに対してはゲート３２の出力が制御用
として使用されている。
直接取り込み用ゲート２５Ａ，２５Ｂ， ・・，２
５ｂ，２５Ｐに対してはケート３１の出力が制御用とし
て使用されている。 さて、今、あふれの結果がフリツ
プ・フロツプ１１に記憶されているものとする。
５ｂ，２５Ｐに対してはケート３１の出力が制御用とし
て使用されている。 さて、今、あふれの結果がフリツ
プ・フロツプ１１に記憶されているものとする。
この状態で、Ａレジスタの内容が演算器９を通リデータ
入力線２４を通してデータＢ０，Ｂ１， ・・・・Ｂ
１４，Ｂ１５として入力すると、Ｊ指令を゜゜１゛にセ
ツトしておけば、あふれが゜゛１゛か゜゜０゛かによつ
てゲート３０かゲート３２が開く。ゲート３２が開いた
場合には、バイト反転用ゲート２７Ａ，２７Ｂ，
・・，２７σ，２７Ｐが開き、上下バイ卜が反転して逆
になつた形でＴレジスタに格納される。ゲート３０が開
いた時には、直接取り込み用ゲート２５Ａ，２５Ｂ，
・・，２５Ｏ，２５Ｐが開き、上記入カデータはそ
のままＴレジスタ１０に取り込まれる。尚、通常のデー
タ転送の場合は、Ｊ指令を゜゜０”におくためゲート２
２を通して上記直接取り込み用ゲート２５Ａ，２５Ｂ，
・・，２５０，２５Ｐから開き、データ取り込みが
行われる。勿論、この時にはフリツプ・フロツプ１１の
内容は一切関知しない。シフトする場合には、シフト指
令ＳＨＩＦＴを与えることによつて右１ビツトシフトが
シフト用ゲート２９Ｂ， ・・，２９０，２９Ｐを通し
て行われる。尚、Ｔレジスタ１０の出力はＰ０，Ｐ１，
・・，Ｐ１４，Ｐ１５としている。 本実施例に
よれば、従来のくり返し部分のステツプ数全１９に対し
て、９ステツプ減り、全部で１０ステツプで済ますこと
ができるようになつた。
入力線２４を通してデータＢ０，Ｂ１， ・・・・Ｂ
１４，Ｂ１５として入力すると、Ｊ指令を゜゜１゛にセ
ツトしておけば、あふれが゜゛１゛か゜゜０゛かによつ
てゲート３０かゲート３２が開く。ゲート３２が開いた
場合には、バイト反転用ゲート２７Ａ，２７Ｂ，
・・，２７σ，２７Ｐが開き、上下バイ卜が反転して逆
になつた形でＴレジスタに格納される。ゲート３０が開
いた時には、直接取り込み用ゲート２５Ａ，２５Ｂ，
・・，２５Ｏ，２５Ｐが開き、上記入カデータはそ
のままＴレジスタ１０に取り込まれる。尚、通常のデー
タ転送の場合は、Ｊ指令を゜゜０”におくためゲート２
２を通して上記直接取り込み用ゲート２５Ａ，２５Ｂ，
・・，２５０，２５Ｐから開き、データ取り込みが
行われる。勿論、この時にはフリツプ・フロツプ１１の
内容は一切関知しない。シフトする場合には、シフト指
令ＳＨＩＦＴを与えることによつて右１ビツトシフトが
シフト用ゲート２９Ｂ， ・・，２９０，２９Ｐを通し
て行われる。尚、Ｔレジスタ１０の出力はＰ０，Ｐ１，
・・，Ｐ１４，Ｐ１５としている。 本実施例に
よれば、従来のくり返し部分のステツプ数全１９に対し
て、９ステツプ減り、全部で１０ステツプで済ますこと
ができるようになつた。
〔発明の効果〕一本発明によれば、従来シフト操作のく
り返し及び条件付分岐により多大な時間をかけて行つて
いたビツト配列変換を１サイクルという瞬時に行うこと
ができ、データ処理速度を速くすることができるという
効果がある。
り返し及び条件付分岐により多大な時間をかけて行つて
いたビツト配列変換を１サイクルという瞬時に行うこと
ができ、データ処理速度を速くすることができるという
効果がある。
尚、アンパツク以外でもシフト操作を行う演算に対して
も本発明は適用できる。
も本発明は適用できる。
第１図はアンパツク操作の説明図、第２図はそのフロ
ーチヤート図、第３図は従来のデータ処理装置を示す図
、第４図はそのフローチヤート図、第５図は本発明の実
施例図、第６図は本発明の具体的実施例図てある。 １・・・・・マイクロプログラム用ＲＯＭ１ ５・・
・・・・レジスタ群、９・・・・・演算器、１９・・・
・・・ビツト配列選択回路、２０・・・・・・ビツト配
列変換器、１０・・・・・・Ｔレジスタ、１１・・・・
・フリツプ・フロップ。
ーチヤート図、第３図は従来のデータ処理装置を示す図
、第４図はそのフローチヤート図、第５図は本発明の実
施例図、第６図は本発明の具体的実施例図てある。 １・・・・・マイクロプログラム用ＲＯＭ１ ５・・
・・・・レジスタ群、９・・・・・演算器、１９・・・
・・・ビツト配列選択回路、２０・・・・・・ビツト配
列変換器、１０・・・・・・Ｔレジスタ、１１・・・・
・フリツプ・フロップ。
Claims (1)
- １ マイクロプログラム用ＲＯＭと、該ＲＯＭの内容に
従つて所定の演算を２種類のレジスタを通して行う演算
器とを備えたデータ処理装置に於いて、上記一方のレジ
スタの入力側に設けられ、かつ入力データにシフト及び
ビット配列変換の操作を加えて上記一方のレジスタに与
えることができると共に、入力データに何ら操作を加え
ないで位置不変のままで上記一方のレジスタに与えるこ
とができるビット配列変換器と、該ビット配列変換器の
シフト時のあふれを記憶する記憶器と、該ＲＯＭの内容
に応じて得られるシフト信号及び判断指令信号を取り込
むと共に、該記憶器からの記憶出力信号を取り込み、該
記憶出力信号の状態に応じて該ビット配列変換器のビッ
ト配列変換動作を選択するビット配列選択回路とを備え
て成り、上記ビット配列選択回路は、上記判断指令信号
が与えられたときに、該記憶器にあふれが記憶されてい
なければビット配列変換器にビット配列変換動作をさせ
、該記憶器にあふれが記憶されていればビット配列変換
器に何ら操作を加えない動作をさせるようにして成るこ
とを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52096968A JPS6044695B2 (ja) | 1977-08-15 | 1977-08-15 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52096968A JPS6044695B2 (ja) | 1977-08-15 | 1977-08-15 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5431242A JPS5431242A (en) | 1979-03-08 |
| JPS6044695B2 true JPS6044695B2 (ja) | 1985-10-04 |
Family
ID=14179020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52096968A Expired JPS6044695B2 (ja) | 1977-08-15 | 1977-08-15 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6044695B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2563519B2 (ja) * | 1988-09-30 | 1996-12-11 | 松下電器産業株式会社 | シフト回路 |
-
1977
- 1977-08-15 JP JP52096968A patent/JPS6044695B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5431242A (en) | 1979-03-08 |
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